JPH036698B2 - - Google Patents
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- JPH036698B2 JPH036698B2 JP62116494A JP11649487A JPH036698B2 JP H036698 B2 JPH036698 B2 JP H036698B2 JP 62116494 A JP62116494 A JP 62116494A JP 11649487 A JP11649487 A JP 11649487A JP H036698 B2 JPH036698 B2 JP H036698B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- reference input
- shift register
- clock signal
- Prior art date
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Links
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- 230000000630 rising effect Effects 0.000 claims description 11
- 230000001934 delay Effects 0.000 claims description 4
- 230000010355 oscillation Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 7
- 230000007774 longterm Effects 0.000 description 4
- 230000001172 regenerating effect Effects 0.000 description 4
- 230000000737 periodic effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
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- 230000003287 optical effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、所定周期のクロツクと同期して符号
化変調された直列信号よりこのクロツクと同期し
た同期クロツクを再生抽出する装置に関するもの
である。
化変調された直列信号よりこのクロツクと同期し
た同期クロツクを再生抽出する装置に関するもの
である。
（従来の技術）
デジタルデータを、電話線やデータ回線を用い
て伝送したり、磁気デイスクや光デイスク等の記
録媒体に記録する際には、デジタルデータを所定
周期のクロツクと同期して符号化された直列信号
に変調する手法が広く採用されている。
て伝送したり、磁気デイスクや光デイスク等の記
録媒体に記録する際には、デジタルデータを所定
周期のクロツクと同期して符号化された直列信号
に変調する手法が広く採用されている。
この変調符号の代表例として、NRZ（Non
Return to Zero）、NRZI（Non Return to Zero
Inverted）、PE（phase Encoding）、FM
（Frequency Modulation）、MFM（Modified
Frequency Modulation）等をあげることができ
る。
Return to Zero）、NRZI（Non Return to Zero
Inverted）、PE（phase Encoding）、FM
（Frequency Modulation）、MFM（Modified
Frequency Modulation）等をあげることができ
る。
これらの信号はいずれも時系列的に各１ビツト
のデータを表わす時間間隔であるデータビツト間
隔TBに等しい同期を持つクロツクパルス（以下
ではビツトクロツクと呼ぶ）により変調された符
号であり、その極性反転間隔、立ち上がりエツジ
間隔、立ち下がりエツジ間隔は、いずれもTBも
しくはTB／２の整数倍となつている。
のデータを表わす時間間隔であるデータビツト間
隔TBに等しい同期を持つクロツクパルス（以下
ではビツトクロツクと呼ぶ）により変調された符
号であり、その極性反転間隔、立ち上がりエツジ
間隔、立ち下がりエツジ間隔は、いずれもTBも
しくはTB／２の整数倍となつている。
これらの符号化変調された直列信号を復調し元
のデータを得るには、符号化時のビツトクロツク
を変調信号より再生抽出することが多くの場合必
要となり、この方法として、信号パルスの立ち上
がりエツジまたは立ち下がりエツジを利用してビ
ツトクロツクと同一周期もしくはその整数分の１
周期のクロツクパルスを再生し、その位相を適当
値ずらしたものもしくは分周したものを復調用同
期クロツクとして利用するのが一般的である。
のデータを得るには、符号化時のビツトクロツク
を変調信号より再生抽出することが多くの場合必
要となり、この方法として、信号パルスの立ち上
がりエツジまたは立ち下がりエツジを利用してビ
ツトクロツクと同一周期もしくはその整数分の１
周期のクロツクパルスを再生し、その位相を適当
値ずらしたものもしくは分周したものを復調用同
期クロツクとして利用するのが一般的である。
この同期クロツクを再生する方法の代表例とし
て、 (1) 同期クロツクの整数倍の周波数（通常16倍や
64倍がよく使用される。）クロツク入力とする
カウンタを自走させ、信号パルスの立ち上がり
または立ち下がりエツジでカウンタをクリアす
ることにより、カウンタ分周出力を信号エツジ
に同期させ、同期クロツクを再生する方法。
て、 (1) 同期クロツクの整数倍の周波数（通常16倍や
64倍がよく使用される。）クロツク入力とする
カウンタを自走させ、信号パルスの立ち上がり
または立ち下がりエツジでカウンタをクリアす
ることにより、カウンタ分周出力を信号エツジ
に同期させ、同期クロツクを再生する方法。
(2) 変調信号の先頭部に同期フイールドと呼ばれ
るビツトクロツク挿入区間を設け、この区間内
でフエーズロツクループ回路（以下PLL回路
と呼ぶ）を作動させ、同期クロツクを再生する
方法がある。
るビツトクロツク挿入区間を設け、この区間内
でフエーズロツクループ回路（以下PLL回路
と呼ぶ）を作動させ、同期クロツクを再生する
方法がある。
（発明が解決しようとする問題点）
しかし、上記(1)の方法は回路は非常に簡便であ
るが、カウンタに入力される上記クロツク入力の
１周期分だけのジツタが避けられない、またノイ
ズにより変調信号パルスの立ち上がりまたは立ち
下がりエツジが乱された時それに追従してしまう
という問題点があつた。
るが、カウンタに入力される上記クロツク入力の
１周期分だけのジツタが避けられない、またノイ
ズにより変調信号パルスの立ち上がりまたは立ち
下がりエツジが乱された時それに追従してしまう
という問題点があつた。
一方上記(2)の方法はフイードバツクループを用
いるのでジツタやノイズの点では上記(1)の方法よ
りはるかに良好な特性を持つが、周期フイールド
を設ける為回路が複雑となる、また基本的に同期
フイールドでのみ同期をかけているため、数千ビ
ツトをこすような長い連続信号を復調する際には
長期的な同期のずれが生じやすく、これを適当な
方法で補正する必要が生じるという問題点があつ
た。
いるのでジツタやノイズの点では上記(1)の方法よ
りはるかに良好な特性を持つが、周期フイールド
を設ける為回路が複雑となる、また基本的に同期
フイールドでのみ同期をかけているため、数千ビ
ツトをこすような長い連続信号を復調する際には
長期的な同期のずれが生じやすく、これを適当な
方法で補正する必要が生じるという問題点があつ
た。
本発明は、上記問題点を解決し、ジツタやノイ
ズに強く、かつ数千ビツトを越すような長い連続
信号を復調する際にも長期的な同期のずれが生じ
ない同期クロツクを再生する装置を提供すること
を目的とする。
ズに強く、かつ数千ビツトを越すような長い連続
信号を復調する際にも長期的な同期のずれが生じ
ない同期クロツクを再生する装置を提供すること
を目的とする。
（問題点を解決するための手段）
従来のPLL回路を用いて同期クロツクを再生
する場合、一定周波数の基準信号を入力する必要
があることから同期フイールドを設ける必要があ
つたことに鑑み、通常のPLL回路に、基準入力
信号を所定の時間遅延させて基準信号を出力する
信号遅延回路、および、上記基準入力信号を入力
し、かつ電圧制御発振器の出力である発振信号ま
たはこの発振信号を分周器により整数分の１に分
周した信号をクロツク信号として入力してこのク
ロツク信号と同期した比較信号を出力するシフト
レジスタを付加し、この比較信号を上記基準信号
の位相を比較するように構成したことにより、同
期フイールドを不要とし、長期的な同期ずれをな
くしたものである。
する場合、一定周波数の基準信号を入力する必要
があることから同期フイールドを設ける必要があ
つたことに鑑み、通常のPLL回路に、基準入力
信号を所定の時間遅延させて基準信号を出力する
信号遅延回路、および、上記基準入力信号を入力
し、かつ電圧制御発振器の出力である発振信号ま
たはこの発振信号を分周器により整数分の１に分
周した信号をクロツク信号として入力してこのク
ロツク信号と同期した比較信号を出力するシフト
レジスタを付加し、この比較信号を上記基準信号
の位相を比較するように構成したことにより、同
期フイールドを不要とし、長期的な同期ずれをな
くしたものである。
（作用）
本発明は上記の構成であるため、上記基準入力
信号が一定周波数のパルス信号でなくても、所定
の固有周期の任意の整数倍の時点で極性が反転す
るパルス信号である場合には、従来のPLL回路
に一定周波数の信号を入力させた場合と同様に、
上記基準入力信号と同期した同期クロツク信号を
発生させることができる。
信号が一定周波数のパルス信号でなくても、所定
の固有周期の任意の整数倍の時点で極性が反転す
るパルス信号である場合には、従来のPLL回路
に一定周波数の信号を入力させた場合と同様に、
上記基準入力信号と同期した同期クロツク信号を
発生させることができる。
（実施例）
以下、図面により本発明の実施例を説明する。
第１図は本発明の一実施例のブロツク図であ
る。図中、矢印をつけた線は信号線を表わし、矢
印の方向は信号の流れる方向を示している。従来
のPLL回路の構成要素である位相比較器３、低
域フイルタ４、電圧制御発振器５、分周器６（省
略することもある）の４つの要素のほかに、信号
線７から入力された基準入力信号を所定の時間遅
延させて信号線８に基準信号を出力する信号遅延
回路１と、入力端子９に入力された上記基準入力
信号をクロツク入力端子１０に入力されたクロツ
ク信号に同期して遅延させて信号線１１に比較信
号を出力するシフトレジスタ２の２つの要素が位
相比較器３の前段に配置され、この位相比較器３
の２つの入力端子１２，１３から入力される上記
基準信号と上記比較信号の位相が一致したときに
安定するようにフイールドバツクループが構成さ
れている。
る。図中、矢印をつけた線は信号線を表わし、矢
印の方向は信号の流れる方向を示している。従来
のPLL回路の構成要素である位相比較器３、低
域フイルタ４、電圧制御発振器５、分周器６（省
略することもある）の４つの要素のほかに、信号
線７から入力された基準入力信号を所定の時間遅
延させて信号線８に基準信号を出力する信号遅延
回路１と、入力端子９に入力された上記基準入力
信号をクロツク入力端子１０に入力されたクロツ
ク信号に同期して遅延させて信号線１１に比較信
号を出力するシフトレジスタ２の２つの要素が位
相比較器３の前段に配置され、この位相比較器３
の２つの入力端子１２，１３から入力される上記
基準信号と上記比較信号の位相が一致したときに
安定するようにフイールドバツクループが構成さ
れている。
第２図は、本発明の構成に採用することのでき
る位相比較器の一例である。２つのパルス信号が
入力端子１２，１３に入力され位相が比較され
て、出力端子１４にこの２つの入力パルス信号の
位相差に対応した信号が出力される。本発明を構
成する位相比較器はこの図のものに限定されない
が、デイジタル型であり、かつ従来のPLL回路
に用いた場合に２つの入力信号の位相が零のとき
に同期が安定するタイプのものが望ましい。
る位相比較器の一例である。２つのパルス信号が
入力端子１２，１３に入力され位相が比較され
て、出力端子１４にこの２つの入力パルス信号の
位相差に対応した信号が出力される。本発明を構
成する位相比較器はこの図のものに限定されない
が、デイジタル型であり、かつ従来のPLL回路
に用いた場合に２つの入力信号の位相が零のとき
に同期が安定するタイプのものが望ましい。
第３図は、第１図において、基準入力信号２０
の固有周期TSとクロツク信号２２の同期した後
の周基Ｔとが等しくなるように電圧制御発振器５
の発振周波数と分周器６の分周率を選定し、シフ
トレジスタ２としてシフトビツト数ｎが１（Ｄ型
フリツプフロツプ１段と同等）であつてクロツク
入力端子１０に入力された信号の立ち上がりエツ
ジで動作するタイプのものを採用し、かつ位相比
較器３は第２図に示したものを採用したときのタ
イミングチヤートである。
の固有周期TSとクロツク信号２２の同期した後
の周基Ｔとが等しくなるように電圧制御発振器５
の発振周波数と分周器６の分周率を選定し、シフ
トレジスタ２としてシフトビツト数ｎが１（Ｄ型
フリツプフロツプ１段と同等）であつてクロツク
入力端子１０に入力された信号の立ち上がりエツ
ジで動作するタイプのものを採用し、かつ位相比
較器３は第２図に示したものを採用したときのタ
イミングチヤートである。
位相比較器３の２つの入力端子１２，１３から
それぞれ入力される基準信号２１と比較信号２３
の位相が比較される。位相遅れ区間２５では比較
信号２３の位相が基準信号２１の位相より遅れて
いるため、位相比較器３の出力信号２４としてこ
の図に示すように正のパルスが出力され、低域フ
イルタ４を介して電圧制御発振器５の発振周波数
を高周波側にシフトさせるように働き、クロツク
信号２２の周期が徐々に短くなる。位相進み区間
２６では、比較信号２３の位相が基準信号２１の
位相より進み、位相比較器３の出力信号２４には
負のパルスが出力され、クロツク信号２２の周期
が徐々に長くなるように作用する。同期区間２７
では基準信号２１と比較信号２３の位相差が零と
なり、この２つの信号２１，２３の波形は一致
し、クロツク信号２２は基準入力信号２０と同期
して同期クロツク信号となる。また、信号遅延回
路の遅延時間をτ、クロツク信号２２の立ち上が
りエツジに対する比較信号２３の応答遅れ時間を
TAとすると、基準入力信号２０の立ち上がりエ
ツジに対するクロツク信号２２の立ち上がりエツ
ジの時間差T1は、 T1＝τ−TA で表わされる一定値となる。
それぞれ入力される基準信号２１と比較信号２３
の位相が比較される。位相遅れ区間２５では比較
信号２３の位相が基準信号２１の位相より遅れて
いるため、位相比較器３の出力信号２４としてこ
の図に示すように正のパルスが出力され、低域フ
イルタ４を介して電圧制御発振器５の発振周波数
を高周波側にシフトさせるように働き、クロツク
信号２２の周期が徐々に短くなる。位相進み区間
２６では、比較信号２３の位相が基準信号２１の
位相より進み、位相比較器３の出力信号２４には
負のパルスが出力され、クロツク信号２２の周期
が徐々に長くなるように作用する。同期区間２７
では基準信号２１と比較信号２３の位相差が零と
なり、この２つの信号２１，２３の波形は一致
し、クロツク信号２２は基準入力信号２０と同期
して同期クロツク信号となる。また、信号遅延回
路の遅延時間をτ、クロツク信号２２の立ち上が
りエツジに対する比較信号２３の応答遅れ時間を
TAとすると、基準入力信号２０の立ち上がりエ
ツジに対するクロツク信号２２の立ち上がりエツ
ジの時間差T1は、 T1＝τ−TA で表わされる一定値となる。
ここで、同期区間２７内で基準入力信号２０の
固有周期TSに等しい固有周期区間２７′について
考察する。この固有周期区間２７′の両端とクロ
ツク信号２２の立ち上がりエツジとの時間差を第
３図で示すようにT1，T2とすると、クロツク信
号２２の立ち上がりエツジが図の固有周期区間２
７′内にあれば基準信号２１と比較信号２３の各
信号の立ち上がりエツジ間の位相差は生じない。
すなわち、T1、T2は基準入力信号２０のそれぞ
れ立ち上がりエツジ、立ち下がりエツジのジツタ
に対する余裕時間を示す。したがつて、 T1＝T2 のときに基準入力信号２０のジツタに対する余裕
度が最大になる。このことから、基準入力信号２
０のシツタに対する余裕度が最大となる遅延時間
τoptを求めると、T1＋T2＝ TS＝Ｔ、T1＝τ−TAであるから、 τopt＝TS／２＋TA＝Ｔ／２＋TA (1) となる。
固有周期TSに等しい固有周期区間２７′について
考察する。この固有周期区間２７′の両端とクロ
ツク信号２２の立ち上がりエツジとの時間差を第
３図で示すようにT1，T2とすると、クロツク信
号２２の立ち上がりエツジが図の固有周期区間２
７′内にあれば基準信号２１と比較信号２３の各
信号の立ち上がりエツジ間の位相差は生じない。
すなわち、T1、T2は基準入力信号２０のそれぞ
れ立ち上がりエツジ、立ち下がりエツジのジツタ
に対する余裕時間を示す。したがつて、 T1＝T2 のときに基準入力信号２０のジツタに対する余裕
度が最大になる。このことから、基準入力信号２
０のシツタに対する余裕度が最大となる遅延時間
τoptを求めると、T1＋T2＝ TS＝Ｔ、T1＝τ−TAであるから、 τopt＝TS／２＋TA＝Ｔ／２＋TA (1) となる。
式(1)をシフトレジスタのシフトビツト数がｎ、
かつTS＝ｉ×Ｔ（ｉ＝１、２、３……）の場合に
まで拡張すると、 τopt＝（ｎ−１／２）・Ｔ＋TA (2) となる。
かつTS＝ｉ×Ｔ（ｉ＝１、２、３……）の場合に
まで拡張すると、 τopt＝（ｎ−１／２）・Ｔ＋TA (2) となる。
さらに、T1＞０、T2＞０であること、および
シフトレジスタのシフトビツト数が１増えるごと
に比較信号が時間Ｔずつ遅れ、この遅れを遅延時
間τにより補正しなければならないことを考慮す
ると、τは、 （ｎ−１）Ｔ＋TA＜τ＜nT＋TA (3) の範囲でなければならない。すなわち、信号遅延
回路１の役割りは、シフトレジスタ２による比較
信号の時間遅れに対する補正を行なうことと、基
準入力信号のジツターに対して適度の余裕を持た
せることである。
シフトレジスタのシフトビツト数が１増えるごと
に比較信号が時間Ｔずつ遅れ、この遅れを遅延時
間τにより補正しなければならないことを考慮す
ると、τは、 （ｎ−１）Ｔ＋TA＜τ＜nT＋TA (3) の範囲でなければならない。すなわち、信号遅延
回路１の役割りは、シフトレジスタ２による比較
信号の時間遅れに対する補正を行なうことと、基
準入力信号のジツターに対して適度の余裕を持た
せることである。
実用上使用しやすいτの値は、
（ｎ−0.75）Ｔ＋TA＜τ＜（ｎ−0.25）Ｔ＋TA (4)
の範囲である。
基準入力信号のジツタに対する余裕度が最大と
なるのはＴが最大のとき、つまりＴ＝TSのとき
であり、このように設計することは実用上好まし
いが、これに限定されるものではなく、基準入力
信号のジツタの程度および必要な余裕度等を考慮
して決定すればよい。
なるのはＴが最大のとき、つまりＴ＝TSのとき
であり、このように設計することは実用上好まし
いが、これに限定されるものではなく、基準入力
信号のジツタの程度および必要な余裕度等を考慮
して決定すればよい。
さらに、図に示した実施例ではPLL回路とし
て基本的なものを基礎として説明したが、PLL
回路の応用例はほとんどそのまま本発明に適用で
きることはもちろんである。
て基本的なものを基礎として説明したが、PLL
回路の応用例はほとんどそのまま本発明に適用で
きることはもちろんである。
（発明の効果）
本発明の同期クロツク信号発生装置によれば、
PLL回路を基本として、信号遅延回路とシフト
レジスタを附加したため、基準入力信号が一定周
波数のパルス信号でなくても、所定の固有周期の
任意の整数倍の時点で極性が反転するパルス信号
である場合には、同期クロツク信号を再生させる
ことができ、ジツタやノイズに強く、かつ数千ビ
ツトを越すような長い連続信号を復調する際にも
長期的な同期のずれは生じない。
PLL回路を基本として、信号遅延回路とシフト
レジスタを附加したため、基準入力信号が一定周
波数のパルス信号でなくても、所定の固有周期の
任意の整数倍の時点で極性が反転するパルス信号
である場合には、同期クロツク信号を再生させる
ことができ、ジツタやノイズに強く、かつ数千ビ
ツトを越すような長い連続信号を復調する際にも
長期的な同期のずれは生じない。
第１図は本発明の一実施例のブロツク図、第２
図は位相比較器の一例、第３図はタイミングチヤ
ートである。 １……信号遅延回路、２……シフトレジスタ、
３……位相比較器、４……低域フイルタ、５……
電圧制御発振器、６……分周器、２０……基準入
力信号、２１……基準信号、２２……クロツク信
号、２３……比較信号、２４……出力信号、２５
……位相遅れ区間、２６……位相進み区間、２７
……同期区間、２７′……固有周期区間。
図は位相比較器の一例、第３図はタイミングチヤ
ートである。 １……信号遅延回路、２……シフトレジスタ、
３……位相比較器、４……低域フイルタ、５……
電圧制御発振器、６……分周器、２０……基準入
力信号、２１……基準信号、２２……クロツク信
号、２３……比較信号、２４……出力信号、２５
……位相遅れ区間、２６……位相進み区間、２７
……同期区間、２７′……固有周期区間。
Claims (1)
- 【特許請求の範囲】 １ 基準入力信号を所定の時間遅延させて基準信
号を出力する信号遅延回路、 前記基準信号と比較信号の２つのパルス信号を
入力し、この２つのパルス信号の位相または周波
数の差に応じた信号を出力する位相比較器、 この位相比較器の出力を入力し、平滑化する低
域フイルタ、 この低域フイルタの出力電圧により発振周波数
が制御された発振信号を出力する電圧制御発振
器、および、 前記基準入力信号を入力し、かつ前記発振信号
またはこの発振信号を分周器により整数分の１に
分周した信号をクロツク信号として入力して、こ
のクロツク信号を同期した信号である前記比較信
号を出力するシフトレジスタからなり、 所定の固有周期の任意の整数倍の時点で極性が
反転するパルス信号を前記基準入力信号としたと
き、前記固有周期またはこの固有周期の整数分の
１を１周期とし、前記基準入力信号と同期した前
記クロツク信号を発生させることを特徴とする同
期クロツク信号発生装置。 ２ 前記信号遅延回路の遅延時間τが、前記シフ
トレジスタの前記クロツク信号の１周期Ｔと、前
記クロツク信号のクロツクとして作動する立上が
りまたは立下がりエツジに対する前記シフトレジ
スタの出力の応答遅れ時間TAと、シフトレジス
タのシフトビツト数ｎに対し、 （ｎ−0.75）Ｔ＋TA＜τ＜（ｎ−0.25）Ｔ＋TA の関係を持つことを特徴とする特許請求の範囲第
１項記載の同期クロツク信号発生装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62116494A JPS63281519A (ja) | 1987-05-13 | 1987-05-13 | 同期クロック信号発生装置 |
| EP88106607A EP0290851B1 (en) | 1987-05-13 | 1988-04-25 | Synchronizing clock signal generator |
| CA000565041A CA1278833C (en) | 1987-05-13 | 1988-04-25 | Synchronizing clock signal generator |
| DE88106607T DE3882168T2 (de) | 1987-05-13 | 1988-04-25 | Synchronisierungs-taktsignalerzeuger. |
| US07/192,561 US4831338A (en) | 1987-05-13 | 1988-05-11 | Synchronizing clock signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62116494A JPS63281519A (ja) | 1987-05-13 | 1987-05-13 | 同期クロック信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63281519A JPS63281519A (ja) | 1988-11-18 |
| JPH036698B2 true JPH036698B2 (ja) | 1991-01-30 |
Family
ID=14688523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62116494A Granted JPS63281519A (ja) | 1987-05-13 | 1987-05-13 | 同期クロック信号発生装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4831338A (ja) |
| EP (1) | EP0290851B1 (ja) |
| JP (1) | JPS63281519A (ja) |
| CA (1) | CA1278833C (ja) |
| DE (1) | DE3882168T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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