JPS588179B2 - デイジタル形ジツタ発生器 - Google Patents

Description

【発明の詳細な説明】 本発明は、デイジタル形ジツタ発生器、特にデイジタル
回路で構成され大振幅のジツタを発生させることのでき
るジツタ発生器に関するものである。

従来のジツタ発生器の構成を第１図に示す。

第１図で１はデータ入力端子、２はクロック入力端子、
５はＮビットメモリ、４はＮビットリングカウンタ、５
は電圧制御発振器、６はＮビットリングカウンタ、７は
位相比較器、８は変調信号入力端子、９は加算器、１０
はオアゲート、１１はデータ出力端子、１２はクロツク
出力端子である。

次に第１図の動作を説明する。

データ（ＤＡＴＡ ）およびクロック（ＣＬＫ）はそれ
ぞれ入力端子１，２から入力され、データはＮビットメ
モリ（ＭＥＭ）３へまたクロツクはＮビットリングカウ
ンタ（ＲＣ）４へ導かれる。

一方後述する位相変調をうけた電圧制御発振器（ＶＣＯ
）５の出力がＮビットリングカウンタ（ＲＣ）６に入力
される。

両リングカウンタの＋Ｎビット目出力Ｃ１およびＣ２は
位相比較器（ＰＣ）７に入力され、位相差に相当した電
圧ＶＤが出力される。

ここで変調信号ｎ（ｔ）を入力端子８から入力し、加算
器９で上記位相差電圧ＶＤに加える。

この加算器出力ＶＤ＋ｎ（ｔ）を制御電圧として電圧制
御発振器５に加えることにより、変調信号ｎ（ｔ）で位
相変調された（シッタをうけた）クロツクが得られる。

このジツタを含んだクロツタを出力端子１２へ導くとと
もに上に述べたようにＮビットリングカウンタ６に入力
する。

このＮビットリングカウンタ６の分周出力でＮビットメ
モリ３の各セルから書き込まれたデータを＃１，＃２，
・・・・・・，＃Ｎと順次読み出し、オアゲート１０で
オアをとって出力端子１１へ導かれる。

このようにして出力データに上記の出力クロツクと同一
のジツタが付加される。

ここで第１図のジツタ発生器において、ジツタを発生さ
せる主要部分は電圧制御発振器５を中心とする位相制御
ループである。

この部分を抽出して第２図に示す。

第２図ではＮビットリングカウンタ４，６を１／Ｎ分周
器とみなしている。

第２図に示した位相制御ループでジツタを発生させる場
合、主に電圧制御発振器５の特性に起因して発生させる
ジツタの周波数および振幅に大きな制限がある。

シツタ周波数については、電圧制御発振器５が発振周波
数を中心に帯域通過特性をもつため、その片側帯域の周
波数範囲のジツタしか発生できない。

この帯域は電圧制御発振器の尖鋭度Ｑに関係し、これを
広くするためには、電圧制御発振器の電圧一周波数変換
利得を上げる必要がある。

一方ジツタ振幅のダイナミックレンジを広くするには、
位相比較器７の位相比較範囲を拡大することおよび上記
の電圧一周波数変換利得を上げることが必要である。

ここで位相比較器７の位相比較範囲はリングカウンタの
分周比Ｎによって決まり、位相比較特性が鋸歯状波形の
場合２πＮとなる。

この位相比較範囲はＮを増大する（リングカウンタ４，
６およびメモリ３のビット数Ｎを増大する）ことによっ
て、拡大させることができるが、その時位相比較器７の
位相比較感度（位相差一電圧変換利得）はＮに反比例し
て小さくなる。

したがってこれを補償するため電圧制御発振器５の利得
をその分だけ大きくする必要がある。

すなわち、ジツタ振幅をどれだけ大きくできるかは、電
圧制御発振器５の電圧−周波数変換利得をどれだけ大き
くできるかによって決まると言える。

このようにジツタ振幅の限界要因はジツタ周波数のそれ
と同一である。

電圧制御発振器５の電圧一周波数変換利得を上げること
は発振周波数の安定度を劣化させることになる。

これは電圧制御発振器の内部ジッタとなり望ましくない
。

この周波数安定度を無視したとしても、電圧一周波数変
換利得は、電圧制御発振器のハードウエア上の制限から
限界がある。

このように電圧制御発振器を用いて構成する従来のジツ
タ発生器では広い周波数範囲にわたってかつ大振幅のジ
ツタを発生させることは非常に困難である。

さらに従来のジツタ発生器は電圧制御発振器等アナログ
回路を基本にして構成されるため、調整の複雑さ、安定
性、信頼性の点で問題がある。

本発明は、これらの欠点を解決するために電圧制御発振
器を使用せず、固定発振器及びデイジタル回路を用いて
溝成し、変調信号をデイジタル信号に変換して固定発振
器出力をデイジタル的に制御することにより、安定にし
かも大振幅のジツタを発生することを可能としたもので
、以下図面について詳細に説明する。

本発明の回路構成並びに動作を説明する。

第３図は本発明のブロック構成図である。

１３はデータ入力端子、１４はクロツク入力端子、１５
はデータ出力端子、１６はクロック出力端子、１７は変
調信号入力端子、１８は制御クロック入力端子１９はエ
ラスティックストア、２０は書き込みアドレスカウンタ
、２１は読み出しアドレスカウンタ、２２は位相比較回
路、２３は△Ｍ符号器、２４は制御回路である。

第３図を用いて本発明の回路動作の概略を説明する。

入力データ（ＮＲＺ信号）は書き込みアドレスカウンタ
２０によって作られるアドレスに従い、エラスティック
ストア１９に書き込まれる。

一方△Ｍ符号器２３に入力された変調信号（直流分はカ
ットされるものとする）は出力クロツクをサンプリング
クロツクとして△Ｍ符号化され、符号化出力が制御回路
２４に与えられる。

位相比較回路２２では書き込みアドレスカウンタ２０か
ら与えられる書き込みアドレスと、読み出しアドレスカ
ウンタ２１から与えられる読み出しアドレスの同一のア
ドレスの位相差とを比較して位相差格報を制御回路２４
に与える。

ここで位相差情報とは書き込みアドレスと読み出しアド
レスの相対位相を３値で表現したもので、次の■，■，
■の位相関係を示すものである。

■：ＯＶＥＲ・・・・・・書き込みと読み出しの同一ア
ドレスがあるしきい値Ｔ０ビット以上に離れている状態
（位相比較後に入力される変調信号によってはエラステ
ィックストア１９からデータが重複して出力される危険
性があるような両アドレスの位相関係）。

■：ＵＮＤＥＲ・・・・・・ＯＶＥＲとは逆に同一アド
レスがあるしきい値ＴＵビット以内に接近している状態
（データが欠落して出力される危険性があるような両ア
ドレスの位相関係）。

■：ＮＯＲＭＡＬ・・・・・・ＯＶＥＲでもＵＮＤＥＲ
でもない状態（データのスリップ（重複／欠落）が発生
しないような両アドレスの位相関係）。

なお、位相差情報については後で詳細に説明する。

制御回路２４には固定発生器から入力クロツク周波数の
整数（Ｍとする）倍の周波数の制御クロツクを入力する
。

制御クロツクは入力クロツクと非同期で構わない。

制御回路２４では制御クロツクから、位相が互いに２π
／Ｍ（ｒａｄ）〔＝１／Ｍビット〕だけずれたＭ相のク
ロツクを作り、ΔＭ符号器２３から与えられる符号化信
号に対応して、Ｍ相のクロックの内いずれか１相を選択
し出力クロツクとする。

本実施例では各クロツクパルスに＋２π／Ｍ（ｒａｄ）
もしくは−２π／Ｍ（ｒａｄ）の位相変調を施す。

すなわち±２π／Ｍ（ｒａｄ）のジツタが付加された出
力クロックが発生する。

この出力クロツクは読み出しアドレスカウンタ２１とΔ
Ｍ符号器２３とに与えられる。

なお、制御回路２４では、位相比較回路２２からの位相
差情報に応じて多相クロツクの相の選択に次のような制
御を施す。

すなわち位相差情報がＮＯＲＭＡＬであれば符号化信号
に対応した相の選択を行ない、ＯＶＥＲ又はＵＮＤＥＲ
の場合は符号化信号に無関係にそれぞれ−２π／Ｍ（ｒ
ａｄ），＋２π／Ｍ（ｒａｄ）の位相制御に相当する相
の選択を行なうことにより、両アドレスの位相関係をＮ
ＯＲＭＡＬとする制御を行なう。

制御回路２４が上記のような制御を行なうため入力クロ
ツクと匍脚クロツクとが非同期であるにもかかわらずデ
ータのスリップは生じない。

読み出しアドレスカウンタ２１は以上のように位相変調
されたすなわちジツタが付加された出力クロツクをもと
に読み出しアドレスを作り、エラスティックストア１９
に与える。

従ってエラスティックストア１９からはジツタが付加さ
れたデータが出力される。

次に第４図、第５図、第６図を用いて詳細に回路動作を
説明する。

第４図は第３図の具体例で、第５図は位相比較用信号の
タイムチャートで、第６図は第４図図示の回路動作を示
すタイムチャートである。

第４図では一例としてエラスティックストア１９のメモ
リ容量を８ビットとしている。

この場合書き込みアドレスカウンタ２０と読み出しアド
レスカウンタ２１は８分周回路で構成する。

制御クロツクの周波数は入カクロツクの周波数の８倍と
している。

第４図で位相比較回路２２は２個のＤ−フリツプ・フロ
ツプ２５，２６で構成されている。

ΔＭ符号器２３は一般に用いられる二重積分形ΔＭ符号
器であり、４８は比較器、４９はＤ−フリツプ・フロツ
プ、５０はステップ電圧発生回路、５１は積分器である
。

制御回路２４は次のような論理回路で構成されている。

２７〜３０，３８〜４５はＡＮＤゲート、３１，３２，
４６はＯＲゲート、３５，３４はＮＡＮＤゲート、３５
は３ビットのＵＰ−ＤＯＷＮカウンタ、３６は３ＬＩＮ
Ｅ ＴＯ ８ＬＩＮＥデコーダ、３７は８ビットリング
カウンタ、４７はＤ−フリツプ・フロツプである。

なお比較器４６、ステップ電圧発生回路５０、積分器５
１は従来の△Ｍ符号器に用いられている回路構のもので
あり、動作が明らかなので説明を省略する。

次に△Ｍ符号器２３について説明する。

△Ｍ符号器２３には出力クロツクがサンプリング・クロ
ックとして入力され、変調信号のレベル変化の正／負（
電圧の増加／減少）を符号化信号１／０（Ｈレベル／Ｌ
レベル）として出力する。

この出力に対応して出力クロツクの位相を進める／遅ら
せるという制御がなされる。

Ｄ−フリツプ・フロツプ４９の出力Ｑ４９がこの符号化
信号であり、Ｑ４９がＨレベルなら進める情報を、Ｑ４
９がＨレベルならば遅らせる情報を制御回路２４に与え
る。

次に位相差情報について説明する。

一例として位相比較をアドレス＃０の先頭で行ない、Ｎ
ＯＲＭＡＬの範囲をアドレス＃２〜＃５の４ビットにと
り、ＯＶＥＲ／ＵＮＤＥＲの範囲をそれぞれアドレス＃
６〜＃７／アドレス＃０〜＃１の２ビットずつにとるも
のすれば（すなわちＴ０は６、ＴＵは２である）、位相
比較回路２２のＤ−フリツプ・フロツプ２５，２６のＤ
入力には書き込みアドレスカウンタ２０から第５図に示
す信号を与える。

又両Ｄ−フリップ・フロツプのＴ入力には読み出しアド
レスカウンタ２１から立上りが読み出しアドレス＃０の
先頭を示す信号を与える。

読み出しアドレス＃０の先頭が第５図のＡ，Ｂ，Ｃの内
Ａにある時はＮＯＲＭＡＬを、Ｂにある時はＯＶＥＲを
、Ｃにある時はＵＮＤＥＲを表わす。

第４図ではＤ −フリツプ・フロツプ２５，２６の出力
をＮＯＲＭＡＬ，ＯＶＥＲ，ＵＮＤＥＲの３状態と対応
させている。

すなわち、Ｑ２５とＱ２６がＨレベルならＮｏＲＭＡＬ
を、Ｑ２５とＱ２６がＨレベルならＯＶＥＲを、Ｑ２５
とＱ２６がＨレベルならＵＮＤＥＲを表わす。

次にＵＰ−ＤＯＷＮカウンタ３５の動作について説明す
る。

第４図では符号化信号及び位相差情報に応じて、Ｄ−フ
リツプ・フロツプ４７の出力Ｑ４７が反転され、入カク
ロックとしてＵＰ−ＤＯＷＮカウンタ３５のＵＰ入力か
ＤＯＷＮ入力のいずれかに与えられる。

第６図で説明するとＤ−フリツプフロツプ４７の出力Ｑ
４７は出力クロックを制御クロツクでリタイミングした
出力であり、出力クロックより位相が２π／８（ｒａｄ
）（＝１／８ビット〕だけ遅れている。

又出力クロツクは、制御クロックを入力とするリング・
カウンタ３７の多相出力の内いずれかの相を選択したも
のであるから出力クロツタの立上りから立下りまでは２
π／８（ｒａｄ）である。

従ってＵＰ−ＤＯＷＮカウンタ入力されるクロツクの位
相（立上りの位相）は出力クロックの位相（立上りの位
相）より２π／８×２（ｒａｄ） （＝２／８ビット〕
だけ遅れる。

両クロツクの位相関係を上記のようにしたのは、位相を
遅らせる制御の場合に、出力クロツクとして１ビット前
に選択された相の直後の相が選択されるのを防ぐためで
ある。

第４図で位相差情報がＮＯＲＭＡＬ（Ｑ２５とＱ２６が
Ｈレベル）で符号化信号が１（ Ｑ４９がＨレベル）な
ら、ＡＮＤゲート２８の出力がＨレベル、ＡＮＤゲート
２７，２９，３０の出力がＬレベル、０．Ｒゲート３１
の出力がＨレベル、ＯＲゲート３２の出力がＬレベルと
なり出力クロツクの位相より２π／８×２（ｒａｄ）だ
け位相の遅れたクロツクがＵＰ−ＤＯＷＮカウンタの入
カクロツクとしてＵＰ入力に与えられる。

同様にＵＰ−ＤＯＷＮカウンタの入力クロツク位相差情
報がＮＯＲＭＡＬ、符号化信号が０ならＤＯＷＮ入力に
、位相差情報がＯＶＥＲならば、符号化信号の１／０に
よらずＤＯＷＮ入力に、位相差情報がＵＮＤＥＲならば
、符号化信号の１／０によらずＵＰ入力に与えられる。

ＵＰ−ＤＯＷＮカウンタの出力は、出力クロックの位相
より２π／８×２（ｒａｄ）だけ位相が遅れ、かつ与え
られるクロツクの入力のＵＰ／ＤＯＷＮに応じて、カウ
ントアツプ／カウントダウンされる（第６図参照、第６
図は位相差情報がＮＯＲＭＡＬの場合のタイムチャート
である）。

次に出力クロツクが得られる過程（多相クロックの相の
選択）について説明する。

８ビツトリングカウンタ３７は制御クロツクを入力とし
て他の制御と独立に動作している。

ＵＰ−ＤＯＷＮカウンタ３５の出力ＱＡ，ＱＢ，ＱＣは
それぞれ３ＬＩＮＥＴＯ ８ＬＩＮＥデコーダ３６の入
力Ａ，Ｂ，Ｃに与えられ、２進一１０進変換され０〜７
の８ビットで表現されている。

例えば第６図で＊印を付した箇所では（ＱＡ，ＱＢ，Ｑ
Ｃ）＝（１，０，０）から（ＱＡ，ＱＢ，ＱＣ）＝（０
，０．０）に変化する。

３ＬＩＮＥＴＯ８ＬＩＮＥデコーダ３６の出力は＊印を
付した箇所以前では出力１だけがＨレベルで残りの出力
０，２〜７はＬレベルであり、＊印の時点で出力０だけ
がＨレベル、残りの出力１〜７はＬレベルとなる。

８ビットリングカウンタ３７からは第６図に示すような
８相（Ｑ６〜Ｑ７）の信号が出力され、３ＬＩＮＥ Ｔ
Ｏ ８ＬＩＮＥ デコーダ３６の出力０〜７とＡＮＤゲ
ート３３〜４５において対応づけられＯＲゲ一ト４６か
ら出力される。

すなわち８ビットリングカウンタ３７から出力される８
相の信号の内、ＵＰ−ＤＯＷＮカウンタ３５の出力と一
致した相の信号が選択され、出力クロツクとなる。

第６図では左から斜線を付した第１相−第０相一第７相
一第０相一第７相が順次選択されて出カクロツクとなっ
ている。

又．出力データａ，ｂ，ｄ，ｅに＋２π／８（ｒａｄ）
のジツタが付加され、出力データＣに２π／８（ｒａｄ
）のジツタが付加されている。

このように本回路構成では付加されるジツタの位相ステ
ップサイズを２π／８（ｒａｄ） （制御クロツクの１
ビット）としており、出力１ビット毎に実施する位相進
み／遅れ（出力を２π／８（ｒａａ）だけ進める／遅ら
せる）の制御は上記の相の選択によってなされている。

本発明では一般に入力クロツクの周波数をＦｏ，制御ク
ロツクの周波数をＭＦＯ，リングカウンタ３７の段数を
Ｍにとれば、付加されるジツタの位相ステップサイズは
２π／８（ｒａｄ）となり、又エラステイツクストア１
９のメモリ容量をＮビット、ＯＶＥＲとＵＮＤＥＲの範
囲を等しくＫビットにすれば（すなわちＴｏはＮ−Ｋで
あり、ＴＵはＫである）、付加し得るジツタの最大振幅
はピークーピーク値でＮ−２Ｋ（ビット）となる。

以上説明したように本発明はデイジタル回路を中心とし
た簡易な回路で構成できる。

また電圧制御発振器を用いないため入力の周波数を任意
にすることができ、エラスティックストアのメモリ容量
を大きくすることによって容易に大振幅のジツタを発生
できる利点がある。

【図面の簡単な説明】

第１図は従来のジツタ発生器のブロック構成図、第２図
は従来のジツタ発生器を構成する位相制御発振回路のブ
ロック構成図、第３図は本発明のデイジタル形ジッタ発
生器の一実施例ブロック構成図、第４図は本発明のディ
ジタル形ジッタ発生器の実施例の回路構成図、第５図は
第４図の位相比較用信号のタイムチャート、第６図は第
４図の回路動作のタイムチャートである。 １３：データ入力端子、１４：クロック入力端子、１５
：データ出力端子、１６：クロック出力端子、１７：変
調信号入力端子、１８：制御クロツク入力端子、１９：
エラスティックストア、２０：書き込みアドレスカウン
タ、２１：読み出しアドレスカウンタ、２２：位相比較
回路、２３：△Ｍ符号器、２４：制御回路、２５，２６
，４７，４９：Ｄ−フリツプ・フロツプ、３５：３ビッ
トＵＰ−ＤＯＷＮカウンタ、３６：３ＬＩＮＥ ＴＯ
８ＬＩＮＥデコーダ、３７：８ビットリング・カウンタ
、４８：比較器、５０：ステップ電圧発生回路、５１：
積分器。

Claims (1)

1. 【特許請求の範囲】 １ エラスティックストアと、エラスティックストアの
   データ書き込み用計数器並びにデータ読み出し用計数器
   と、変調信号を符号化する符号器と上記データ書き込み
   用計数器出力及び上記データ読み出し用計数器出力を用
   いて書き込みクロツクき読み出しクロツクとの位相差を
   出力する位相比較器と、制御クロツクを分周して多相ク
   ロツクを発生する回路とをそなえ、書き込みクロツクと
   読み出しクロツクとの位相が近接しない通常の場合には
   、上記符号器出力を用いて上記多相クロツクの内の１相
   のクロツクを選択し、書き込みクロツクと読み出しクロ
   ツクとの位相が近接した場合には、上記位相比較器出力
   により、データの重複並びに欠落を発生しないよう上記
   多相クロツクの内の１相のクロックを選択することによ
   って、読み出しクロツクの位相を離散的位相だけ進め又
   は遅らせてジツタを付加したクロックを発生せしめ、該
   クロツクを用いてエラスティックストアからデータを読
   み出すことにより、ジツタを付加したデータを発生する
   ことを特徴とするデイジタル形ジツタ発生器。 ２ 上記符号器は、△Ｍ符号器を用いることを特徴とす
   る特許請求の範囲第１項記載のデイジタル形ジツタ発生
   器。