JP6164680B2 - ジッタ関連データを生成する方法および装置 - Google Patents
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Description
図1は、本発明の1実施形態によるジッタ関連データ生成器100を示すブロック図である。このジッタ関連データ生成器100は、デジタル入力を受け、そしてこのデジタル入力に関係した2つのジッタ、すなわち第1と第2のジッタに関連したデジタル・データを生成する。この生成器100は、第1回路102と、第2回路104と、第3回路106とを備えている。第1回路102は、そのデジタル入力を受けるための入力を有し、そして入力に受けたデジタル入力から、第1と第2のジッタに共通の第1の周波数帯域B1の周波数成分を含む出力を、第1ジッタに関連したデジタル・データとして生成する。第2回路104は、同じくデジタル入力を受けるための入力を有し、そして入力に受けるデジタル入力から、第1と第2のジッタの差に対応する第2の周波数帯域B2の周波数成分を含む出力を差分デジタル・データとして生成する。第3回路106は、第1回路102の出力と第2回路104の出力にそれぞれ接続された2つの入力を有し、これら入力に受ける第1ジッタ関連デジタル・データと差分デジタル・データとから、第1と第2の周波数帯域B1,B2を含む第3の周波数帯域B3の周波数成分を含む出力を、第2ジッタに関連したデジタル・データとして生成する。
すなわち、図11は、図3のクロック抽出/分周回路302、PLL回路304およびジッタ検波回路308を含む回路部分の変更実施形態を示している。この図11の例では、図3のクロック抽出/分周回路302のうちのクロック抽出回路部分をクロック抽出回路302Aとし、残りの分周回路部分をPLL回路304とジッタ検波回路308にそれぞれ設けることによってPLL回路304Aとジッタ検波回路308Aとしている。
図13は、クロック抽出/分周回路を、PLL回路304と、ジッタ検波回路308にそれぞれ内蔵させて、PLL回路304Bとジッタ検波回路308Bとしたものである。
300 アイパターン・データ生成器
302 クロック抽出/分周回路
304 PLL回路
306 サンプリング回路
308 ジッタ検波回路
310 ローパス・フィルタ
312 合成回路
610 制御回路
Claims (15)
- 第1のジッタと第2のジッタに関連したデジタル出力を生成する方法であって、
デジタル入力から第1と第2のデジタル出力を生成するステップであって、該第1のデジタル出力は、前記第1のジッタに関連し、該第1のデジタル出力は、前記第1と第2のジッタに共通の第1の周波数帯域の周波数成分を含み、該第2のデジタル出力は、前記第1と第2のジッタの差に対応する第2の周波数帯域の周波数成分を含む、ステップと、
前記第1のデジタル出力と前記第2のデジタル出力とから、前記第2ジッタに関連した第3のデジタル出力を生成するステップであって、前記第3のデジタル出力は第3の周波数帯域の周波数成分を含み、前記第3の周波数帯域は前記第1と第2の周波数帯域を含む、ステップと、
を含む、方法。 - 請求項1記載の方法において、
前記デジタル入力は、シリアル・デジタル・インターフェース(SDI)信号であり、
前記第1のジッタは、アライメント・ジッタであり、
前記第2のジッタは、タイミング・ジッタであり、
前記第1のデジタル出力は、前記アライメント・ジッタを示すための第1のアイパターンを生成するのに使用され、
前記第3のデジタル出力は、前記タイミング・ジッタを示すための第2のアイパターンを生成するために使用される、
方法。 - 請求項1または2に記載の方法において、
前記デジタル入力から前記第1のデジタル出力を生成することは、前記デジタル入力をサンプリングすることを含み、
前記デジタル入力から前記第2のデジタル出力を生成することは、前記デジタル入力からジッタを検波することを含む、
方法。 - 請求項3に記載の方法において、
前記第2のジッタに関連した第3のデジタル出力を生成するステップは、
前記第1のデジタル出力に関連したタイミング情報を受けることを含む、方法。 - 第1のジッタと第2のジッタに関連したデジタル出力を生成する生成回路であって、
デジタル入力を受け、該デジタル入力から、前記第1のジッタに関連した第1のデジタル出力を生成する第1の回路であって、前記第1のデジタル出力は、前記第1と第2のジッタに共通の第1の周波数帯域の周波数成分を含む、第1の回路と、
前記デジタル入力を受け、該デジタル入力から、第2のデジタル出力を生成する第2の回路であって、前記第2のデジタル出力は、前記第1と第2のジッタの差に対応する第2の周波数帯域の周波数成分を含む、第2の回路と、
前記第1のデジタル出力と前記第2のデジタル出力とから、前記第2のジッタに関連した第3のデジタル出力を生成する第3の回路であって、前記第3のデジタル出力は、第3の周波数帯域の周波数成分を含み、前記第3の周波数帯域は前記第1と第2の周波数帯域を含む、第3の回路と、
を含む、生成回路。 - 請求項5に記載の生成回路において、
前記第1回路は、サンプリング回路を含み、
前記第2回路は、ジッタ検波回路を含む、
生成回路。 - 請求項6に記載の生成回路において、
前記第3の回路は、
メモリと、
前記メモリへの前記第1のデジタル出力の書込および読出を、前記第1のデジタル出力に関連したタイミング情報および前記第2のデジタル出力とに基づいて制御する制御回路と、
を含む、生成回路。 - 請求項7記載の生成回路において、
前記制御回路は、
前記第1のデジタル出力を前記メモリに書き込むための書込アドレスを、前記第1のデジタル出力に関連したタイミング情報から生成する書込アドレス生成回路と、
前記第1のデジタル出力を、前記メモリから読み出すための読出アドレスを、前記書込アドレスと前記第2のデジタル出力とから生成する読出アドレス回路と、
を含む、生成回路。 - 請求項5から8のいずれかに記載の生成回路において、
前記デジタル入力は、シリアル・デジタル・インターフェース(SDI)信号であり、
前記第1のジッタは、前記SDI信号のアライメント・ジッタであり、
前記第2のジッタは、前記SDI信号のタイミング・ジッタであり、
前記第1のデジタル出力は、前記アライメント・ジッタを示すための第1のアイパターンを生成するために使用され、
前記第3のデジタル出力は、前記タイミング・ジッタを示すための第2のアイパターンを生成するために使用される、
生成回路。 - 2つの周波数帯域の周波数成分を合成する方法であって、
第1の周波数帯域の周波数成分を含む第1のデジタル・データをメモリに書き込むステップであって、該書き込みのための書込アドレスは、前記第1のデジタル・データに関連したタイミング情報から生成する、ステップと、
前記第1のデジタル・データを、前記メモリから読み出すステップであって、該読み出しのための読出アドレスを、第2の周波数帯域の周波数成分を含む第2のデジタル・データと前記書込アドレスとから生成し、前記メモリから読み出されたデジタル・データが、第3の周波数帯域の周波数成分を含み、前記第3の周波数帯域は前記第1と第2の周波数帯域を含む、ステップと、
を含む、方法。 - 請求項10記載の方法において、
前記第1と第2の周波数帯域の周波数成分は、ジッタ周波数成分である、方法。 - 請求項10または11記載の方法において、
前記第1と第2のデジタル・データは、シリアル・デジタル・インターフェース(SDI)信号に関係し、
前記第1の周波数帯域の周波数成分は、前記SDI信号のアライメント・ジッタに関連し、
前記第3の周波数帯域の周波数成分は、前記SDI信号のタイミング・ジッタに関連した、
方法。 - 2つの周波数帯域の周波数成分を合成する合成回路であって、
メモリと、
第1の周波数帯域の周波数成分を含む第1のデジタル・データをメモリに書き込むための書込アドレスを、前記第1のデジタル・データに関連したタイミング情報から生成する書込アドレス生成回路と、
前記第1のデジタル・データを、前記メモリから読み出すための読出アドレスを、第2の周波数帯域の周波数成分を含む第2のデジタル・データと前記書込アドレスとから生成する読出アドレス生成回路であって、前記メモリから読み出されたデジタル・データが第3の周波数帯域の周波数成分を含み、前記第3の周波数帯域は前記第1と第2の周波数帯域の周波数成分とを含む、読出アドレス生成回路と、
を含む、合成回路。 - 請求項13に記載の合成回路において、
前記第1と第2の周波数帯域の周波数成分は、ジッタ周波数成分である、合成回路。 - 請求項13または14に記載の合成回路において、
前記第1と第2のデジタル・データは、シリアル・デジタル・インターフェース(SDI)信号に関係し、
前記第1の周波数帯域の周波数成分は、前記SDI信号のアライメント・ジッタに関連し、
前記第3の周波数帯域の周波数成分は、前記SDI信号のタイミング・ジッタに関連した、
合成回路。
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