JPH0761066B2

JPH0761066B2 - ディジタルデータセパレータ

Info

Publication number: JPH0761066B2
Application number: JP27916888A
Authority: JP
Inventors: ネーシンリチャード; リータック−ポー
Original assignee: スタンダードマイクロシステムズコーポレーション
Priority date: 1987-11-06
Filing date: 1988-11-04
Publication date: 1995-06-28
Anticipated expiration: 2010-06-28
Also published as: GB2212366B; GB2212366A; US4796280A; JPH01166634A; CA1294334C; GB8824132D0

Description

【発明の詳細な説明】［産業上の利用分野］本発明は一般にディジタルデータ処理に関し、より詳細
にはディジタルデータセパレータに係る。

［従来の技術］従来、ディジタルデータはいくつかあるコードまたは書
式のいずれかでフロッピーディスクに記憶されており、
自己計時式マンチェスターコード（FM、MFM、Biphase、
MMFM、RLL2、７等）がディスクへのデータ蓄積、特に磁
気記憶やデータ通信の分野で広く使用されている。かか
るコードにより符号化したデータは共通のデータストリ
ームの中にクロックと情報の両方を合わせて含んでい
る。ディスクからの情報を利用するためには、データセ
パレータを設けてデータとクロックを分離し、ディスク
制御装置等の外部使用装置にデータとクロックを別々に
提供するのが普通である。

ディスクからのデータに通常発生するノイズやジッタ、
およびフロッピーディスクの回転速度の変動を考慮し
て、データセパレータは再構成した基準クロックと入力
データの間の同期性を維持すると共に、ディスクから受
信するデータの周波数または周期における変動に対して
基準クロックを調整し、再生されるデータパルスをハー
フビットセルすなわちデータ窓の中央に保持できるもの
でなければならない。データを分離して符号化データか
ら基準クロックを生成する技術として広く使用されてい
るものの中に、アナログ式の位相ロックループ（PLL）
を使用する方法がある。しかしこれに使用するアナログ
回路は、ディジタル回路に比較して高価であり、しかも
信頼性が低いのが普通である。このため、最近になって
ディジタル回路とディジタル技術を用いたデータセパレ
ータ用の位相ロックループを開発する試みがなされてき
た。これまでにディジタル式位相ロックループを実施し
た例として米国特許第4,472,818号がある。この特許は
ジョンエムザピセクに対して認められたもので、本
出願人に譲渡されている。

上記特許に記載されているような周知のデータセパレー
タは多くの用途で有効であることが証明されている。特
に精度や分解能等の性能を満足のゆくものにするために
は、クロック速度を高くする必要があるが、高速のクロ
ックを使用すると、周知のデータセパレータをMOS集積
回路で実施した場合、費用効果が無くなるのが普通であ
る。また、周知のディジタルデータセパレータの中に
は、低速のクロックで動作できるようにしたものもある
が、これはビットジッタ許容度といった性能を犠牲にし
なければならなかった。

従来のディジタルデータセパレータの場合、データ窓の
中のデータを±１の動作クロック周期の最適分解能に修
正するのが一般的である。このため、満足な精度を達成
するために、精度の高いディジタルデータセパレータを
用いて、データに対し短期（位相）修正と長期（周期）
修正の両方を行う。位相修正が比較的高速のデータ窓の
歪（ビットジッタ等）を補償するのに対し、周期修正は
低速の歪（モータ速度の変動等）を補償する。これらの
修正は何れも分離したデータを正しくデータ窓の中央に
配置しようとするものである。しかしこのような方法で
は、クロック速度が低速であることや、その結果として
分解能が劣る等に関連していくつかの欠点がある。

［発明が解決しようとする課題］本発明の課題ないし目的は、周知のデータセパレータの
動作に関して生じる諸問題を解決し、高分解能、高精度
を、動作クロックの高速化をせずに実現するディジタル
データセパレータを提供することである。

本発明の別の目的は、アナログ式位相ロックループをシ
ミュレートするディジタルデータセパレータを提供する
ことである。

本発明の別の目的は、外部部品を必要とせず、広範囲の
入力データ速度に関して確実に動作し得る、上記形式の
ディジタルデータセパレータを提供することである。

本発明のさらに別の目的は、最高速度を除くすべての入
力データ速度に関して短期修正の必要のないディジタル
データセパレータを提供することである。

以上の目的を達成するために、本発明のディジタルデー
タセパレータは、新しく入力されるデータに従って増分
変更される基準クロックの周期値を発生するディジタル
式位相ロックループを用い、再生データパルスをデータ
窓すなわちハーフビットセルの中央に配置することによ
り、周期修正の分解能を向上することができる。ディジ
タル式位相ロックループはその出力がハーフビットセル
の正規周期と等しくなるまで、内部クロックによって増
分されるアップダウン計数器を含むゼロクロッシング発
振器を含んで成る。アップダウン計数器の計数値が、次
の同期化入力データパルスによってラッチされ所要の周
期調整量を表す。位相ロックループはさらに正規周期修
正装置とディジタル低域通過フィルタを含んでおり、低
域通過フィルタは時間加重されたそれ以前の周期データ
を再編成するメモリ素子を含む。位相ロックループ回路
はまた、計数器に桁上げ信号を与えて、動作クロックを
高速化する必要なしに、計数器の分解能を高める働きを
する小数周期アキュムレータも含んでいる。

［課題を解決するための手段とその効果］上記の目的および以下の説明から明らかとなるその他の
目的を達成するために、本発明は特許請求の範囲の項に
おいて定義し、また添付図面に関連して次に行う詳細な
説明の中に記載したようなディジタルデータセパレータ
に係る。

本発明のデータセパレータは、第１図に示した実施態様
のように、フロッピーディスク等からの符号化入力デー
タストリーム（以下データストリームという）RDINをハ
ーフビットデータ同期装置（以下データ同期装置とい
う）10の入力端子において受信する。データストリーム
はいずれかのマンチェスターコードで符号化されてお
り、従来通り共通のデータストリームの中にクロックパ
ルスとデータパルスの両方を含んでいる。第２図に詳細
に示すように、データ同期装置10が該装置の入力におい
て検出されるRDINの各データパルスについて、内部クロ
ック12の出力である内部クロックパルス（CK）と同期し
た同期化データパルス（SYNCDT）を生成する。

このSYNCDTが一入力としてゼロクロッシング計数発振器
（以下計数発振器という）14に印加されると、計数発振
器14は第３図に詳細に示したように、計数終了信号すな
わち基準クロック信号ECを生成する。このECがSYNCDTと
共にデータ再生回路16に印加される。回路16については
第８図に関連して後に詳述する。基準クロック信号ECは
データ同期装置10の入力としても印加される。

データ再生回路16は後述するように、ECとSYNCDTから分
離同期化した所望の読取りデータ信号RDOUTと読取りク
ロック信号RCLKを生成する。データ再生回路16はまた、
データ信号DTと前置検出信号PREAMB DETECT信号も生成
し、これらの信号が計数発振器14の入力として印加され
る。

後に詳述するように、計数発振器14は、その出力がハー
フビットセルの正規周期に等しくなるまで内部クロック
12によって増分されるアップダウン計数器を含んでい
る。データ同期装置10から受信したSYNCDTが計数値をラ
ッチして、ディジタル低域通過フィルタ18に対して計数
調整信号すなわち周期修正信号DBUSを与える。このDBUS
が所要の周期修正量を表すもので、計数発振器14内のア
ップダウン計数器が比較的一定した周期の入力データと
同期するに伴ってゼロに近付いて行く。データ再生回路
16からのPREAMB DETECTはディジタル低域通過フィルタ1
8にも印加される。ディジタル低域通過フィルタ18と有
限位相修正装置20については、それぞれ第５図と第６図
を参照しながら詳述することにする。

やはり後に詳述するように、ディジタル低域通過フィル
タ18は、入力データが遷移される毎に、計数発振器14か
らの周期調整量であるDBUSをその中に記憶されている値
に加算する。この記憶値は加重平均周期の値を表すもの
であり、実際にはアナログ低域通過フィルタと同様に、
それまでに周期に対して成された調整量を記憶しておく
ものである。入力の遷移が生じなければ、記憶値は次第
にゼロに収束または減少して行く。ディジタル低域通過
フィルタ18の機能は、ハーフビットセルの正規周期がそ
れまでの周期調整を加重された成分を含むようにするこ
とである。また、有限位相修正装置20の機能は、データ
速度が高い場合等のような必要に応じて入力データに位
相修正を行うことである。

ディジタル低域通過フィルタ18の出力FBUSおよび有限位
相修正装置20の出力SBUSが、一時保持される正規周期修
正装置22の入力として印加される。修正装置22について
は後に第７図を参照して詳述する。ディジタル低域通過
フィルタ18の出力が正規周期修正装置22のプログラム可
能入力値である「データ速度選択信号DATA RATE SELEC
T」に加算される。データ速度選択信号の値はプログラ
ム可能であるため、データセパレータのハードウェア実
施方法の１つとして、異なる入力データ速度で動作させ
ることができる。実際にはデータ速度選択信号がハーフ
ビットセルの正規周期の大きな成分を決定するのに対
し、ディジタル低域通過フィルタ18から獲得されるFBUS
信号が細かい成分を決定する。

正規周期修正装置22がPBUSを生成し、これが計数発振器
14の入力として印加されると、後述するように計数発振
器14内でPBUS信号を用いて計数発振器14の計数範囲が設
定される。PBUS信号は小数周期アキュムレータ（以下ア
キュムレータという）26の入力としても印加される。第
４図に関連して後述するように、アキュムレータ26が桁
上げ信号CARを生成し、これを計数発振器14に印加する
ことによって、動作クロックを高速にする必要なく計数
発振器14の分解能を高めることができる。アキュムレー
タ26はまた、QBUS信号も生成し、その最上位ビット（MS
B）がデータ同期装置10の入力として印加される。

広く考えた場合、第１図のデータセパレータにおいて計
数発振器14とディジタル低域通過フィルタ18と正規周期
修正装置22とでアナログ式位相ロックループをディジタ
ル式に実施したものを構成しており、計数発振器14の計
数終了信号すなわち基準クロック信号ECの終わりが電圧
制御式発振器の出力に相当し、計数発振器14の生成する
DBUSがアナログ式位相ロックループの位相比較器の出力
に相当すると考えられる。

したがって、第９図（ａ）に示すように、基準クロック
信号ECを所期の目的通り入力データと同期させた場合、
DBUSの値がゼロになる。しかし入力データの周波数（す
なわち周期）に変動があって、基準クロック信号ECを入
力データと同期させられなくなるようなことがあると、
計数発振器からのDBUSの値に変更が生じて、基準クロッ
ク信号ECの相対的位置を入力データおよびDBUS値と整合
すなわち同期化させるように調整し、発振を行ってゼロ
へ向けて増分して行く。この時点で、第９図（ｂ）およ
び（ｃ）に示すように基準クロック信号と入力データと
の間に所要の同期化が達成される。

要するにアナログ式PLLをシミュレートするため、本発
明はハーフビットセルの正規持続時間（すなわち周期）
を計数発振器14内の計数器58で計数し、入力データビッ
トがハーフビットセルの中心から如何にずれているかを
決定する計数発振器を使用する。このずれは計数発振器
に与えられる修正を平均化するディジタル低域通過フィ
ルタへの入力である。フィルタの出力は計数発振器の周
期を修正するための信号として用いられる。このように
して計数発振器は入力データストリームを追跡するので
ずれはゼロに近づき、データストリームが再びずれを起
こすまで修正は加えられない。

データ同期装置10 データ同期装置10はフリップフロップ30の入力端子でデ
ータストリームRDINを受信し、フリップフロップ30がRD
INの立上りエッジをレベル形式に変換する。フリップフ
ロップ30のＱ端子がそのＤ端子およびフリップフロップ
32のＤ端子に接続されており、フリップフロップ32がデ
ータストリームを２分の１クロックパルス幅だけ遅延さ
せる。フリップフロップ30のＱ端子とフリップフロップ
32のＱ端子がそれぞれマルチプレクサ34の「０」入力端
子と「１」入力端子に接続されている。

正規データが遅延データのいずれかであるマルチプレク
サ34の出力が、フリップフロップ36,38と排他的ORゲー
ト40とで構成されるレベル変化検出器に与えられる。排
他的ORゲート40の入力端子はそれぞれフリップフロップ
36,38のＱ端子に接続されている。ゲート40の出力は同
期化データパルスSYNCDTである。

マルチプレクサ34の制御信号は、アキュムレータ26で生
成される信号の最上位ビット（MSB）を含むQBUS7から引
き出される。QBUS7の真値と逆値をANDゲート42,44の一
方の入力端子にそれぞれ印加する一方、ANDゲート42,44
は他方の入力において基準クロック信号ECを受信する。
ゲート42,44の出力はフリップフロップ46のＪ端子とＫ
端子にそれぞれ付与される。フリップフロップ46のＱ端
子の出力がマルチプレクサ34の制御信号である。

このような構成によって、同期化データ信号SYNCDTが各
ハーフビットセル（ハーフクロックに対する）の切捨て
の大きさに応じて、クロック幅の1/2ずつ前後に移動さ
れるようになる。これによりクロック速度を上げること
なくハーフビットセルの分解能をハーフクロックの精度
とすることができる。

このようにしてこのブロックは、データストリームRDIN
を内部クロックパルスCKの１つと同期させて同期化デー
タパルスSYNCDTを生成するもので、RDINにおいて検知さ
れた各データパルスに対し、内部クロックパルスと同期
するSYNCDTを発生する。これは持続が正確に内部クロッ
クパルスの１周期であり、もとのコード化されたRDINに
おける結合したクロックパルスとデータパルスを含む。

計数発振器14 計数発振器14への入力はPBUSのビット15−８から成り、
PBUSは後述するように計数発振器14の生成するDBUSの変
更または修正値である。この８ビット信号がレジスタの
増分器48に記憶される。後述するようにアキュムレータ
26からき出される桁上げ信号CARを、この８ビット信号
に加算することができる。QBUSと称する調整されたPBUS
信号が各ハーフビットに関してレジスタ50に与えられ
る。現在周期のディジタル値（PPV）を表すレジスタ50
の出力がマルチプレクサ52の反転入力と1/2分周器54に
あたえられる。分周器54の出力は、ANDゲート57の出力
からのPREDTによって減分器55内で減分される。1/2分周
器54の出力が比較器56の一方の入力に印加される。

マルチプレクサ52の出力が1/2分周器60に付与されて、
分周器60の出力が計数器（ゼロクロッシング計数器）58
に付与される。計数器58は８ビット２進アップダウン計
数器の形式とするのが望ましい。計数器58の出力が比較
器56の他方の入力に与えられる一方、マルチプレクサ52
の他方の（非反転）入力に戻される。計数器58の出力は
復号器62にも付与され、計数器出力が２になると復号器
62の出力がアクティブ（高レベル）になる。計数値＝２
の出力がNANDゲート64の一方の入力に与えられ、NANDゲ
ート64の出力は計数器58のクリア入力端子CLRに与えら
れる。ゲート64の他方の入力はレジスタ50からの信号の
反転ビット８である。計数器58の出力は、データ同期装
置10からのSYNCDTによってトリガされるラッチ回路66に
捕捉される。SYNCDTはANDゲート68の一方の入力にも付
与される。ANDゲート68もANDゲート57の場合と同じよう
に他方の入力においてPREAMB DETECTを受信する。

ANDゲート68の出力はPRESYNCDTであり、これがマルチプ
レクサ52の制御信号として与えられる一方、NORゲート7
0の一方の入力にも与えられる。ゲート70の他方の入力
は基準クロック信号ECである。ゲート70の出力が計数器
58のLD（ロード）端子に与えられる。正規周期修正装置
22によって生成されるPBUS信号のビット15−８の値がハ
ーフビットセルの所要周期すなわち呼称周期の整数部分
となる。アキュムレータ26からの桁上げ信号CARの数値
次第で、ビット15−８の値を増分する場合としない場合
があり、それによって周期値の小数部分の損失が防止さ
れる。PBUSのこの値がレジスタ50の各ハーフビットセル
に転送される。レジスタ50に記憶されたこの数値が現在
周期値を表すものであり、ECが生成されて正常動作中の
計数器の周期を直接制御する働きをしているときに、マ
ルチプレクサ52を介して計数器58に付与される。

好適実施態様では、計数器58が各入力クロックパルスに
対して１の増分で−128から＋128まで２の補数表記法で
計数し、これを計数器に計数終了信号ECがロードされる
まで、あるいはNORゲート70の出力においてPRESYNCDTに
よる同期検出が行われている間続けられる。その後計数
器58は新たにロードされた値から増分を続けて行く。

比較器56の２つの入力が等しくなった時、換言すると計
数器58の出力とレジスタ50の出力の半分すなわち現在周
期値またはビットセルの半分とが等しくなった時、比較
器56によって計数終了信号ECが生成される。この値はレ
ジスタ50の出力をシフトダウン（２で割る）することに
よって、またおそらくは１だけ減分することによって生
成される。その時点で、マルチプレクサ52の入力を反転
し、レジスタ50の値をシフトダウンすることによって、
計数器58に現在周期のデジタル値（PPV）の1/2の値が事
前ロードされる。

ゼロの計数値が計数器の計数シーケンスの中央に位相す
るゼロクロッシング計数器（ZCC）を計数器58として使
用するのが好適である。これを用いて計数器内の計数値
を１ビット下方にシフトすることによって50％の修正を
行うことが可能になる。計数器58をゼロを中心とする対
称形にするのが理想的である。次の例に示すように、計
数値＝２復号器62を使用して２の補数計数器の挙動をシ
ミュレートすることにより、計数器58をゼロを中心とし
た対称形にすることができる。結果的に得られる計数シ
ーケンスを正規周期修正装置22で正規化することによ
り、ゼロを中心とする所要の連続計数シーケンスが生み
出される。

実施例1A:計数発振器の計数値＝８の場合 PPV＝000000111 逆PPV＝111111000 逆PPV/2＝111111100 PPV/2 ZCC計数シーケンス EC 00000011 11111100 ０ 11111101 ０ 11111110 ０ 11111111 ０ 00000000 ０ 00000001 ０Ｖ 00000010 ０ 00000011 00000011 １ 11111100 ０結果的に得られる計数シーケンスは、負の計数値４つと
正の計数値３つを有し、ゼロを中心として対称でない。
正規周期修正装置22においてこの計数シーケンスを正規
化し、 −4,−3,−2,−1,0,1,2,3 のシーケンスを、 −3,−2,−1,0,0,1,2,3 に変換する。

実施例1b:計数発振器の計数値＝７の場合 PPV＝00000110 逆PPV＝11111001 逆PPV/2＝11111100 PPV/2 ZCC計数シーケンス EC 00000011 11111100 ０ 11111101 ０ 11111110 ０ 00000000 ０ 00000001 ０Ｖ 00000010 ０ 00000011 00000011 １ 11111100 ０この例に示されるように、復号器62の出力が高レベルで
レジスタ50のLSBが低レベルの時、−２の計数値が跳ば
される。結果的に得られる計数シーケンスは負の計数値
を３つと正の計数値３つ有し、ゼロを中心として対称で
ある。この計数シーケンスを正規周期修正装置22におい
て正規化し、 −4,−3,−2,0,1,2,3 のシーケンスを、 −3,−2,−1,0,1,2,3 に変換する。

ゼロクロッシング計数器を用いるもう１つの理由は、瞬
間的な位相エラーを検出できるようにすることにある。
第３図に示すように、ラッチ回路66のクロック端子に印
加される同期化データパルスSYNCDTがラッチ回路66に対
して、計数器58の中に既に２の補数の形で記憶されてい
る数値をラッチさせる。ラッチされたデータはエラー信
号DBUSであり、ラッチ回路66のクロック端子に同期化デ
ータパルスSYNCDTを受信すると同時に、ラッチされた
後、後述するように周期修正すなわち追加位相修正に利
用される状態となる。

PREAMB DETECT信号がアクティブのとき（すなわちデー
タ再生回路16においてSYNCDTのデータフィールドが検出
されているとき）、PREDTとPRESYNDTが協働してZCCに即
時的でかつ大幅な修正を行わせる。

マルチプレクサ52の動作を制御し、計数器58をロードす
るPRESYNCDT信号はANDゲート68によって生成される。PR
ESYNCDT信号がマルチプレクサ52を介して計数器58にそ
の現在値の半分を即時的にロードさせる。第11図に示す
ように、これによって計数器58に50％の位相修正を即時
行い、ZCC計数器（旧）からZCC計数器（新）に変更す
る。計数器58のローディングには１クロックサイクルを
要する。この例では、ローディングクロックサイクル中
は修正前の計数器58の方が計数値５より先行している。
正確に動作させるためには、計数器58の２で割った新規
数値に１を増分して、損失したクロックサイクルを補償
しなければならない。本実施態様では１クロック早くEC
信号を生成することにより、計数値を有効に増分する。
EC信号を早く生成するのは、1/2分周器54によって生成
される現在周期の２分の１の値が、ANDゲート57から獲
得されるPREDTによって減分器55において減分され、ZCC
計数器（有効）値を生み出すためである。

本実施態様では、1/2分周器54,60が２進シフトレジスタ
で構成される。QBUSビット８、すなわちレジスタ50から
のLSBがゼロ（QBUS偶数）の場合にも、１である（PBUS
奇数）場合にも、結果として生じる位相修正は下記の通
りとなる。

QBUS 偶数計数器58の値：−４ −３ −２ −１０１２
３次の値：−２ −２ −１ −１００１
１有効修正：＋２＋１＋１００ −１ −１
２ QBUS 奇数計数器58の値：−４ −３ −２０１２３次の値：−２ −２（０）００１１有効修正：＋２＋１＋１０ −１ −１ −
２注記：（）はNANDゲート64経由のリセットによる。

以上から分かるように、比較器56の生成するEC信号によ
って決定されるように、受信したデータパルスがデータ
窓すなわちハーフビットセルの中心にくる場合、計数器
58およびラッチ回路66の数値は、SYNCDT信号が生成され
るとゼロになる。例えばジッタやモータ速度の変動など
によってデータパルスがデータ窓の中心から移動する
と、入力データパルスの変動に比例する量だけ計数器58
の数値がゼロより大きくなるか小さくなる。ラッチ回路
66の中にラッチされた数値がDBUS信号であり、入力デー
タパルスの位置の誤りを表す。第９図（ａ），（ｂ），
（ｃ）に示すように、基準クロック信号ECに対して必要
な修正を決定する時にこの数値が使用される。

要するにこのブロックは、データセパレータの心臓部で
あって、ハーフビットセルの境界を知らせる参照信号で
あるECを発生し、デジタルPLLはデータストリームを追
跡するようECの周期を変える。計数発振器は計数器58を
含み、これは内部クロックパルスによってその計数値が
ハーフビットセルの現在周期値PPVに等しくなるまで増
分される。すなわち計数器は前記内部クロック12に結合
されており、その計数値が所要の周期と等しくなるまで
内部クロックパルスによって増大される。SYNCDTは常に
データ同期装置により発生され、計数器58の値はラッチ
回路66にラッチされる。すなわちラッチ回路は前記計数
器58に結合されており、記憶する前記SYNCDTの１つを受
信すると同時に有効化して、所要の周期調整量を表す計
数器の計数値をその中に記憶する。つまり計数器58は−
PPV/2＋PPV/2までゼロの周りを対称的に計数する。それ
はハーフビットセルの中心を代表している。

かくてこのラッチした値は、ハーフビットセルにおける
その理想の中心位置からのSYNCDTの「ずれ」を代表す
る。周知のように、入力するデータストリームにおける
データパルスは理想の位置よりジッタおよび／またはデ
ィスクの回転差によりずれる場合がある。このラッチ回
路66からのずれた信号であるDBUSは、要求された周期の
調整として計数発振器に用いられる。デジタル式PLLは
入力パルスにロックされ、SYNCDTはハーフビットセルの
中心で起こるので、DBUSはゼロに近づく。

アキュムレータ26 第１図に示すように、正規周期値の小数部分（PBUSビッ
ト７−０）がアキュムレータ26の入力端子に印加され
る。第４図に示すように、これらのビットが印加される
のは加算器72の一方の入力に対してである。加算器72の
出力がレジスタ74に印加され、レジスタの出力が加算器
の他方の入力に戻される。

加算器72の出力は桁上げ信号CARであり、これが上述の
ように係数発振器14のレジスタ増分器48に印加されて現
在周期値の整数部分（ビット15−８）を増分する。現在
周期値はCAR信号が発生すると１でレジスタ50にラッチ
される。

このロジックにより、現在周期値の分解能を、その他の
場合にこの動作クロック速度で獲得できる分解能より大
きくすることができる。例えば、ここに記載した実施態
様の場合にように小数周期の計算に８ビットを選択した
場合、計数器58とアキュムレータ26から成る論理システ
ムは最大限16バイトにわたって（256ハーフビットセル
時間）、最大限１クロックの位相エラーで所要の周期値
を計数する能力を有する。アキュムレータを使用しなか
ったとしたら、計数発振器14の計数器58、レジスタ50、
比較器56その他の関連ロジックが、より大きな語（８ビ
ット以上）で動作しなければならなくなる。アキュムレ
ータを用いることによって必要な精度を８ビット計数器
で達成することができるようになるのである。これより
大きい計数発振器を使用した場合、ビットセル時間内に
該計数発振器の計数範囲いっぱいになるように動作周波
数を高くする必要が生じる。レジスタ74の出力の最上位
ビット（MSB）がQBUS7信号であり、この信号は上述のよ
うにデータ同期装置10に印加される。

このようにこのブロックは、高クロックレートの必要を
省略するもので、高速度クロックに対する要求を緩和す
るために、計数発振器はたとえば８ビット計数器を使用
する手段を与えられた。けえどもPPVは内部では16ビッ
トフォーマットで計数される。低次すなわち部分的にPP
Vの部分（すなわちビット７−０）は、他の従来技術の
データセパレータにおけるように捨てられない。この周
期の部分は記憶され、オーバーフローを生じると、この
臨時のクロックサイクルが高次のPPVすなわちビット15
−８の中に挿入される。言い換えると周期の一部が１個
の内部クロックサイクルに加わるときは、いつでも臨時
の内部クロックサイクルがハーフビットセル周期に加え
られる。アキュムレータなしに同じ解決を得ようとする
と、より大きな計数発振器（すなわちより正確なトラッ
クSYNCDTにはより多くのビットを）と、より早いクロッ
クパルスが必要となる。

ディジタル低域通過フィルタ18 DBUSエラー信号が第５図に示す低域通過フィルタ18に印
加されると、フィルタ18はアナログ式位相ロックループ
のアナログ低域通過フィルタと類似の方法でDBUS信号に
関して動作する。第５図に示すように、計数発振器14か
らのDBUS信号のビットがマルチプレクサ76の入力として
印加されれ、マルチプレクサ76はデータ再生回路16から
獲得されるPREAMB DETECTによって制御される。

DBUS信号はマルチプレクサ76を通過して加算器78の入力
となり、加算器78の出力がレジスタ80に印加される。レ
ジスタ80の出力がFBUS信号であり、減算器82の一入力に
印加される一方、1/4分周器84を介して該減算器の反転
入力に印加される。減算器82の出力が加算器78の他方の
入力に印加される。減算器への借り信号はNANDゲート88
およびNORゲート90から入力を受けるマルチプレクサ86
から獲得される。NANDゲート88とNORゲート90は、それ
ぞれの他方の入力においてFBUS信号の最下位ビットを受
信する。FBUSが負の数（MSB＝１）であれば、マルチプ
レクサ86はNANDゲート90の出力を減算器82のBI（借り入
れ）端子に印加する。

FBUSが正の数（MSB＝０）であれば、マルチプレクサ86
はNORゲート88の出力を減算器82のBI端子に印加する。
これによって減算器82の出力を、FBUSが正の場合はゼロ
に、FBUSが負の場合は−１に収束させる（ー１は正規周
期修正装置22において上述のようにゼロに変わる）。

レジスタ80に記憶されているFBUSの値は、各ハーフビッ
トセルに関してそれ自身の一定割合を引くことによって
ゼロに収束できることが理解されよう。換言すると、レ
ジスタ80に記憶されている数値は、周期の値の計算に対
して「時間」効果（すなわち、一連のビットセルにわた
っての効果）をもつことになる。この目的でレジスタ80
に記憶されている数値の４分の１が、減算器82において
記憶数値から減算されて、加算器78の一入力に印加され
る。DBUS信号の数値は利得制御するマルチプレクサ76を
介して処理値に加算され、ビットセル内で遷移が生じる
毎に加算器78のもう一方の入力に印加される。ビットセ
ル内でデータの遷移がなければ加算は行われない。

要するにこのブロックは、アナログ低域通過フィルタと
同じ方法で、デジタルVCOに修正を加える間、その出力
をゼロに収束しようと試みているのである。各データパ
ルスに対し計数された所要の周期修正量のDBUSは、低域
通過フィルタへの入力である。このフィルタはすべての
先行周期修正を記憶する。この和FBUSは、つぎのPPV
（すなわちハーフビットセル周期）の値を計数するため
の正規周期修正装置への出力である。

ゼロへの収束は、各ハーフビットセルにおけるFBUSの固
定％を減分することにより達成される。かくてFBUSは周
期の評価において一連のハーフビットセルにわたって有
効な時間をもつ。言い換えると、低域通過フィルタは堆
積のように働く。すべての入力調整は“思い出され”、
計数されたハーフビットセル周期への修正として徐々に
利用される。総和の固定％はただちに差し引かれ、FBUS
はゼロに近づく。

有限位相調整装置20 有限位相修正装置20は、第６図に示すように、DBUS信号
を受信して、それを1/8分周器92と1/2分周器94に通す。
分周器92の出力と分周器94の出力が加算器96において加
算されて、レジスタ98に送られる。レジスタ98の出力が
SBUS信号であり、正規周期修正装置22の一入力として印
加される。

有限位相修正装置20を本発明のデータセパレータに組込
むと、データの遷移毎に小さな位相修正を行って入力デ
ータとの同期を保つことができる。有限位相修正の必要
がない場合は、SBUSの値が強制的にゼロにされる。デー
タ速度が遅い場合、有限位相修正装置20の出力はゼロに
近付くことになる。

これまでの修正は、すべて周期の修正である。これは、
データストリームにロックするために、PLLに必要な修
正である。計数発振器は、周期の分野における各ビット
に対し位相修正をする。早いデータ速度に対しては、入
力データに周期を保つためには追加の小さな位相修正を
行うことが必要である。有限位相修正装置は、ハーフビ
ットセル周期の計算に、所要の周期修正量DBUSの固定％
SBUSを加えることによりこれを行う。もし有限位相修正
が不要ならばSBUSはゼロに制限される。

正規周期修正装置22 正規周期修正装置22は、第７図に示すように、加算器10
0の一入力にディジタル低域通過フィルタ18からのFBUS
を受信し、加算器102の一入力において有限位相修正装
置20からのSBUS信号を受信する。加算器100の出力が加
算器102の他方の入力に加算されると共に、レジスタ104
の入力に印加される。レジスタ104の出力は加算器100の
他方の入力に印加される。

加算器102の２つのMSB出力がマルチプレクサ106の入力
に印加される。加算器102の残りの出力とマルチプレク
サ106の出力とが加算器108の入力端子に印加される。加
算器108の出力がFBUS信号すなわち正規周期値信号であ
る。加算器108への他方の入力がデータ速度選択信号で
あり、その１ビットは制御信号としてマルチプレクサ10
6にも印加される。データ速度選択信号はユーザがプロ
グラムする２進信号であり、データセパレータへの入力
データの速度を表す。

以上から理解されるように、FBUSはハーフビットセル毎
にレジスタ104に記憶されている周期変換値を増減する
濾波された即時周期変動値を表すものである。したがっ
てFBUSは、第10図（ａ），（ｂ）に示すように、データ
速度選択信号とFBUS信号とPBUS信号の和である。

加算器102の出力の２つのMSBの数値がマルチプレクサ10
6に与えられる。マルチプレクサ106の出力は、マルチプ
レクサ106がハードウェア制御を行うように加算器108の
入力に付与されるため、加算器108のこの入力での数値
は＋／−所定値より大きくなることはない。＋／−所定
値は、通常の場合、プログラムされたデータ速度の＋／
−６％となる。これによってディジタル式位相ロックル
ープは、ノイズのあるデータでの通電または読取りとい
った極限条件での過剰作用をしなくなる。このような過
剰作用が生じると、ロック範囲外で位相ロックしたルー
プが外される場合もある。

第７図に示すように、また計数発振器14の説明でも述べ
たように、計数発振器14から引き出される差すなわち誤
差の数値DBUSが正規周期修正装置22において、FBUS信号
の最上位ビット（MSB）に加算器100の繰入れを結合する
ことによって補償される。このような構成によってすべ
ての負の数が１だけ増分され、その結果位相値がゼロを
中心として対称になる。加算器102の繰入れにおいても
同様の回路を用いてSBUSのマッピングを行う。

このようにこのブロックは、使用者がプログラムしたベ
ースデータ速度にFBUSとSBUSを加えることにより、ハー
フビットセルの周期PBUSを計算するものである。ベース
データ速度へのこの修正は、PLLを過動作からまもるた
めに、プログラムされたデータ速度の数％（例えば＋／
−６％）に通常制限される。上記の低域通過フィルタ、
有限位相修正装置および正規周期修正装置は、前記周期
修正信号DBUSをデジタル処理し、専攻周期を代表するPB
USを引き出すための前記ラッチ回路に結合した処理手段
である。低域通過フィルタと有限位相修正装置は、ラッ
チ回路66に結合されDBUSを受けている。デジタル処理
は、上に詳細に述べた動作のすべてから成り立つ。先行
周期を代表した引き出されるデジタル信号はPBUSであ
る。PBUSの整数部分は、PPVとして計数発振器に負荷さ
れる。計数器の値が負荷されたPPVに達したとき、ECは
ハーフビットセルの境界を描いて計数を終了させる。

データ再生回路16 データ再生回路16は第８図に示すように、フリップフロ
ップ110の入力においてデータ同期装置10からのSYNCDT
を受信する。SYNCDTはまた、インバータ112において変
換されて、ANDゲート114の一入力に付与され、ANDゲー
ト114の他方の入力とシフトレジスタ116のロード／シフ
ト入力に計数終了信号ECが印加され、ANDゲート114の出
力がフリップフロップ110のＫ端子に印加される。シフ
トレジスタ116の最終段のＱ出力が再生された読取りデ
ータ信号RDOUTである。

計数終了信号ECは、ANDゲート118および120の一入力と
フリップフロップ122と124のEN端子にも印加される。AN
Dゲート118と120の出力がそれぞれフリップフロップ126
のＪ端子とＫ端子に印加される。フリップフロップ126
のＱ端子の出力が再生クロック信号RCLKであり、ANDゲ
ート120の第２入力に接続されているのに対し、Ｑ端子
の反転出力ＱはANDゲート118の第２入力に接続される。

フリップフロップ110のＱ端子の信号がデータ信号DTで
あり、計数発振器14に印加されると共に、２ビットシフ
トレジスタ122のＤ端子にも印加される。シフトレジス
タ122のQ1端子とQ2端子の出力が排他的NORゲート130の
入力に接続され、出力がANDゲート132の一入力に印加さ
れる。

２ビットシフトレジスタ124のQ1端子の出力がANDゲート
134の一入力に接続され、ANDゲート134はその他方の入
力においてシフトレジスタ124のQ2端子の反転出力を受
信する。ANDゲート134の出力はORゲート138の一入力と
シフトレジスタ140のS1端子に印加される。計数終了信
号ECがANDゲート134の第３入力とANDゲート142の一入力
に印加され、ANDゲート142の出力がORゲート138の第２
入力に印加される。入力読取りゲート信号RGがフリップ
フロップ124のＤ端子とシフトレジスタ140のクリア端子
Ｃに印加される。

シフトレジスタ140のQa端子の出力が、ANDゲート132の
第２入力に印加され、ANDゲート132はその第３入力にお
いて計数終了信号ECも受信する。ANDゲート132の出力が
シフトレジスタ144のS1端子に印加される。シフトレジ
スタ144はそのS0端子において計数終了信号ECも受信す
る。シフトレジスタ140のQb出力がPREAMB DETECT信号を
構成する。

シフトレジスタ144の出力段は第８図に示すように、NOR
ゲート146および148と、ANDゲート150の入力に接続され
ている。これらのゲートの出力はNORゲート152の入力と
して印加され、NORゲート152の出力がシフトレジスタ14
4のＲ端子に接続されている。NORゲート148の出力はAND
ゲート142の第２入力にも接続されている。

動作時、データ再生回路16が、データストリームRDINか
ら得た同期化データパルスSYNCDTと計数終了信号すなわ
ち基準クロック信号ECから読取りクロック信号RCLKと読
取りデータ信号RDOUTを生成する。SYNCDTがデータパル
スDTを強制的に高レベルにした後、ECがデータ生成シフ
トレジスタ116をロードすると、データ生成シフトレジ
スタ116がRDOUTをRCLK窓の中央に置く。

PREAMB DETECT機能を行うデータ生成回路のロジック部
分は、入力読取りゲート信号RGが高レベルの時は、等間
隔の一連のSYNCDTを探索する。RGが低レベルの場合、シ
フトレジスタ140はリセット状態に保持される。RGが低
レベルから高レベルに移ると、シフトレジスタ140が並
行ロードされ、それによって前置検出信号PREAMB DETEC
Tがゼロになる。

シフトレジスタ140のQa出力が高レベルになると、シフ
トレジスタ144とNORゲート146,148,152とANDゲート150
とから成るランダムウオーク計数器を初期化することが
できるようになる。初期化した後のランダムウオーク計
数器は、排他的NORゲート130の出力が低レベルになるま
で並行ロード状態に保持される。結果的にRDOUTが1,0の
交互パターンになるディスクのVCO同期フィールドのよ
うな、定常OOHデータパターンに遭遇すると、シフトレ
ジスタ122の出力が排他的NORゲート130を低レベルにす
る。これによってシフトレジスタ144は各ECパルス毎に
１回の増分を行うことができる。データ信号に遭遇しな
ければ、シフトレジスタ144は18個のECパルスを受信し
た後に計数の終了点に達することになる。シフトレジス
タ144は次に、レジスタ144をシフトさせ、それによって
PREAMB DETECT信号を高レベルにする。

このブロックは、同期化したRDINであるSYNCDTとECか
ら、RCLKとRDOUTを発生する。このブロックの中のシフ
トレジスタは、各SYNCDTに対するRCLKの窓の真ん中にRD
OUTパルスを置く。RDINはクロックパルスとデータパル
スを含むディスクからの非同期データ入力であり、SYNC
DTは内部クロックパルスに同期したRDINの再生であり、
同期したデータパルスとして参照される。データセパレ
ータの動作は、クロック窓をコード化した入力信号RDIN
から分離することである。言い換えると、RDOUTとRCLK
は、それぞれ分離したデータ信号とクロック信号であ
る。

【図面の簡単な説明】

第１図は本発明の一実施態様によるディジタルデータセ
パレータを概略的に示す構成図である。第２図は第１図のデータセパレータのデータ同期装置を
概略的に示す構成図である。第３図は第１図のデータセパレータの計数発振器を概略
的に示す図である。第４図は第１図のデータセパレータ内のアキュムレータ
を概略的に示す図である。第５図は第１図のデータセパレータのディジタル低域通
過フィルタを概略的に示す図である。第６図は第１図のデータセパレータの有限位相修正装置
を概略的に示す図である。第７図は第１図のデータセパレータの正規周期修正装置
を概略的に示す図である。第８図は第１図のデータセパレータ内のデータ再生装置
を概略的に示す図である。第９図（ａ），（ｂ），（ｃ）は、本発明のデータセパ
レータの動作の理解を助けるために、入力パルスと基準
クロックパルスのタイミング関係を示した図である。第10図（ａ），（ｂ）は、本発明のデータセパレータの
動作についての理解を助けるために、正規周期値信号
（PBUS）の波形を示した図である。第11図は本発明のデータセパレータの実施例1bの説明図
である。 10…データ同期装置 12…内部クロック 14…計数発振器 16…データ再生回路 18…ディジタル低域通過フィルタ 20…有限位相修正装置 22…正規周期修正装置 SYNCDT…同期化データパルス EC…基準クロック信号 RDIN…データストリーム PBUS…正規周期値信号 DBUS…周期修正信号 PREAMB DETECT…前置検出信号 RDOUT…読取りデータ信号 RCLK…読取りクロック信号 CK…内部クロックパルス

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｍ 5/12 8842−5ＪＨ０４Ｌ 7/00 Ｅ 7741−5Ｋ 25/49 Ｃ 9199−5Ｋ

Claims

【特許請求の範囲】

【請求項１】データパルスとクロックパルスを含む符号
化入力データストリーム（RDIN）から両パルスを分離し
て引き出すディジタルデータセパレータであって、前記
データセパレータが、内部クロック（12）と、各符号化
入力データストリーム（RDIN）を内部クロックパルス
（CK）の１つと同期させて同期化データパルス（SYNCD
T）を生成するハーフビットデータ同期装置（10）と、
前記内部クロック（12）に結合されており、その計数値
が所定の周期と等しくなるまで前記内部クロックパルス
（CK）によって増分される計数器（58）と、前記計数器
（58）に結合されており、前記同期化データパルス（SY
NCDT）の１つを受信すると同時に有効化して、前記計数
器（58）の計数値をその中に記憶するラッチ回路（66）
と、前記ラッチ回路（66）に結合されており、そのラッ
チ出力である周期修正信号（DBUS）をディジタル処理し
て先行周期を表す正規周期値信号（PBUS）を引き出す処
理手段と、前記計数器（58）および前記処理手段に結合
されており、前記計数器（58）の出力が前記先行周期の
所定割合である時に基準クロック信号（EC）を生成する
比較器（56）と、前記基準クロック信号（EC）および前
記同期化データパルス（SYNCDT）に応答して読取りデー
タ信号（RDOUT）と読取りクロック信号（RCLK）を別個
に生成するデータ再生回路（16）とを含んで成ることを
特徴とするディジタルデータセパレータ。
【請求項２】前記処理手段が、前記周期修正信号（DBU
S）をそれぞれ受信するディジタル低域通過フィルタ（1
8）および有限位相修正装置（20）と、前記低域通過フ
ィルタ（18）および前記有限位相修正装置（20）の出力
を所定のデータ速度選択信号と論理的に結合して正規周
期値信号（PBUS）を生成する手段とを含んでいる請求項
１に記載のデータセパレータ。
【請求項３】前記正規周期値信号（PBUS）の最下位ビッ
トを受信して桁上げ信号（CAR）を生成する小数周期ア
キュムレータ（26）と、前記桁上げ信号（CAR）を現在
周期信号の最上位ビットまで増分するゼロクロッシング
計数発振器（14）をさらに含んで成る請求項２に記載の
データセパレータ。
【請求項４】前記計数器58がゼロを中心として対称のゼ
ロクロッシング計数器である請求項１に記載のデータセ
パレータ。