JPH01166634A - ディジタルデータセパレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は一般にディジタルデータ処理に係り、より詳細
にはディジタルデータセパレータに係る。

［従来の技術］ 従来、ディジタルデータはいくつかあるコードまたは書
式の何れかでフロッピーディスクに記憶されており、自
己計時式マンチェスターコード（ＦＭ、ＭＦＭ、バイフ
ェーズ（Ｂｉ−ｐｈａｓｅ）、ＭＭＦＭ、ＲＬＬ２．７
等）がディスクへのデータ蓄積、特に磁気記憶やデータ
通信の分野で広く使用されている。このようなものを含
めたコードにより符号化したデータは共通のデータスト
リームの中にクロックと情報の両方を含んでいる。ディ
スクからの情報を利用するためには、データセパレータ
を設けてデータとクロックを分離し、ディスク制御装置
等の外部使用装置に対してデータとクロックを別々に提
供するようにするのが普通である。

ディスクからのデータに通常発生するノイズやジッタ、
およびフロッピーディスクの回転速度の変動を考慮して
、データセパレータは再構成した基準クロックと入力デ
ータの間の同期性を維持すると共に、ディスクから受信
する入力データの周波数または周期における変動に対し
て基準クロックを調整し、再生されるデータパルスをハ
ーフビットセルまたはデータ窓の中央に保持できるもの
でなければならない。データを分離して符号化データか
ら基準クロックを生成する技術として広く使用されてい
るものの中に、アナログ位相ロックループを使用する方
法がある。しかしアナログ位相ロックループに使用する
アナログ回路は、ディジタル回路に比較して高価であり
、しかも信頼性が低いのが普通である。このため、最近
になりてディジタル回路とディジタル技術を用いたデー
タセパレータ用の位相ロックループを開発する試みがな
されて来た。これまでにディジタル式位相ロックループ
を実施した例として米国特許第４゜４７２．８１８号が
ある。この特許はジョンＭ。

ザビセクに対して発行されたものであり５本出願の譲受
人に譲渡されている。

上記特許に記載されているような周知のデータセパレー
タも多くの用途で有効であることが証明されているが、
特に精度や分解能と言った性能を満足のいくものにする
ためには、クロック速度を高くする必要がある。高速の
クロックを必要とする結果、このような周知のデータセ
パレータをＭＯ３集積回路として実施した場合、費用効
果が無くなる゛のが普通である。また、周知のディジタ
ルデータセパレータの中には、低速のクロックで動作で
きるようにするために、ビットジッタ許容度といった性
能を犠牲にしたものもある。

従来のディジタルデータセパレータの場合、データ窓の
中のデータを±１の動作クロック周期の最適分解能に修
正するのが一般的である。このため、満足な精度を達成
するために、精度の高いディジタルデータセパレータを
用いてデータに対し、短期（位相）修正と長期（周期）
修正の両方を行う。位相修正が比較的高速のデータ窓の
歪Ｃビットジッタ等）を補償するのに対し、周期修正は
低速の歪（モータ速度の変動等）を補償する。これらの
修正は何れも分離したデータパルスを正しくデータ窓の
中央に配置しようとするものである。しかしこのような
方法では、クロック速度が低速であることや、その結果
として分解能が劣る事等に関連していくつかの欠点があ
る。

［発明が解決しようとする課題］ 本発明の課題ないし目的は、周知のデータセパレータの
動作に関して生じる諸問題を解決し、高分解能、高精度
を、それに応じた動作クロック速度の高速化の必要なし
に実現するディジタルデータセパレータを提供すること
である。

本発明の別の目的は、アナログ位相ロックループをシミ
ュレートするディジタルデータセパレータを提供するこ
とである。

本発明の別の目的は、外部部品を必要とせず、広範囲の
入力データ速度に関して確実に動作し得る上記の形式の
ディジタルデータセパレータを提供することである。

本発明のさらに別の目的は、最高速度を除く全てのデー
タ速度に関して短期修正の必要を無くしたディジタルデ
ータセパレータを提供することである。

以上の目的を達成するために、本発明のディジタルデー
タセパレータは、新しく入力されるデータに従って増分
変更される基準クロックの周期値を発生するディジタル
位相ロックループを用いて、再生データパルスをデータ
窓またはハーフビットセルの中央に配置することにより
、周期修正の分解能を向上することができる。ディジタ
ル位相ロックループはその出力がハーフビットセルの正
規周期と等しくなるまで内部クロックによって増分され
るアップダウン計数器を含むゼロクロッシング発振器を
含んで成る。アップダウン計数器の計数値が次の同期化
入力データパルスによってラッチされて所要の周期調整
量を表す。位相ロックループ回路はさらに正規周期調整
器とディジタル低域通過フィルタを含んでおり、低域通
過フィルタは時間加重されたそれ以前の周期データを再
編成するメモリ素子を含む。位相ロックループ回路はま
た、計数器に桁上げ信号を与えて、動作クロックを高速
化する必要なしに計数器の分解能を高める働きをする小
数周期アキュムレータも含んでいる。

［課題を解決するための手段とその効果］上記の目的お
よび以下の説明から明らかとなるその他の目的を達成す
るために、本発明は特許請求の範囲の項において定義し
、また添付図面に関連して次に行う詳細な説明の中に記
載したようなディジタルデータセパレータに係る。

本発明のデータセパレータは、第１図に示した実ｔＭＢ
様のように、フロッピーディスク等からの符号化入力デ
ータストリームＲＤＩＮをハーフピット同期装置１０の
入力において受信する。データは何れかのマンチェスタ
ーコードで符号化されており、従来通り共通のデータス
トリームの中にクロックパルスとデータパルスの両方を
含んでいる。第２図に詳細に示すように、データ同期装
置１０が該装置の入力において検出されるＲＤＩＮの各
データパルスについて内部クロックまたは主クロック１
２と同期的な同期化データ ５ＹＮＣＤＴパルスを生成する。

この５ＹＮＣＤＴパルスが一入力としてゼロクロッシン
グ計数発振器１４に印加されると、発振器１４は第３図
に詳細に示したように、計数終了信号または基準クロッ
ク信号ＥＣを生成する。この信号ＥＣが５ＹＮＣＤＴパ
ルスと共にデータ再生回路１６に印加される。回路１６
については第８図に関連して後に詳述する。基準クロッ
ク信号ＥＣはデータ同期装置１０の入力としても印加さ
れる。

データ再生回路１６は後述するようにＥＣ信号と５ＹＮ
ＣＤＴ信号から所望の分離同期化したデータ信号ＲＤＯ
ＵＴとクロック信号ＲＣＬＫを生成する。データ再生回
路１６はまた、データ信号ＤＴと前置検出信号ＰＲＥＡ
ＭＢ ＤＥＴＥＣＴ信号も生成し、これらの信号が計数発振器
１４の入力として印加される。

後に詳述するように、計数発振器１４は、その出力がハ
ーフビットセルの正規周期に等しくなるまで内部クロッ
クによって増分されるアップダウン計数器を含んでいる
。データ同期装置１２から受信した５ＹＮＣＤＴ信号が
計数値をラッチして、ディジタル低域通過フィルタ１８
に対して計数調整信号または周期調整信号ＤＢＵＳを与
える。所要の周期調整量を表すＤＢＬＩＳ信号の値は、
計数発振器１４内の計数器が比較的一定した周期入力デ
ータと同期するに伴ってゼロに近付いて行く。データ再
生回路１６からのＰＲＥＡＭＢＤＥＴＥＣＴ信号は低域
通過フィルタ１８にも印加される。低域通過フィルタ１
８と位相修正装置２０については、それぞれ第５図と第
６図を参照しながら詳述することにする。

やはり後に詳述するように、ディジタル低域通過フィル
タ１８は入力データが遷移される毎に計数発振器１４か
らの周期調整値（ＤＢＵＳ）をその中に記憶されている
値に加算する。この記憶値は加重平均周期の値を表すも
のであり、実際にはアナログ低域通過フィルタと同様に
、それまでに周期に対して成された調整量を記憶してお
くものである。入力の遷穆が生じなければ、記憶値は次
第にゼロに収束または減少して行く。低域通過フィルタ
１８の機能は、ハーフビットセルの正規周期がそれまで
の周期調整を加重された成分を含むようにすることであ
る。また、位相修正装置２０の機能は、データ速度が高
い場合等のような必要に応じて入力データに位相修正を
行うことである。

低域通過フィルタ１８のＦＢＵＳ出力および有限位相修
正装置２０の５ＢＵＳ出力が、−時保持されている正規
周期調整装置２２の入力として印加される。調整装置２
２については後に第７図を参照して詳述する。低域通過
フィルタ１８の出力が正規周期調整装置２２のプログラ
ム可能入力値である「データ速度選択」信号に加算され
る。データ速度選択信号の値がプログラム可能であるた
め、データセパレータのハードウェア実施方法の１つと
して、異なる入力データ速度で動作させることができる
。実際にはデータ速度選択信号がハーフビットセルの正
規周期の大きな成分を決定するのに対し、低域通過フィ
ルタ１８から獲得されるＦＢＵＳ信号が細かい成分を決
定する。

正規周期調整装置２２がＦＢＵＳ信号を生成し、これが
計数発振器１４の入力として印加されると、後述するよ
うに発振器１４内でＦＢＵＳ信号を用いて計数発振器１
４の計数器の範囲が設定サレる。ＦＢＵＳ信号は小数周
期アキュムレータ２４の入力としても印加される。第４
図に関連して後述するように、アキュムレータ２４が桁
上げ信号ＣＡＲを生成し、これを計数発振器１４に印加
することによって、動作クロックを高速にする必要なく
計数発振器１４の分解能を高めることができる。小数周
期アキュムレータ２６はまた、ＱＢＵＳ信号も生成し、
その最上位ビット（ＭＳＢ）がハーフビットデータ同期
装置１ｏの入力として印加される。

広く考えた場合、第１図のデータセパレータにおいて計
数発振器１４と低域通過フィルタ１８と正規周期調整装
置２２とでアナログ位相ロックループをディジタル式に
実施したものを構成しており、計数発振器１４の計数出
力または基準クロックＥＣの終わりが電圧制御式発振器
の出力に相当し、計数発振器１４の生成するＤＢＵＳデ
ータがアナログ位相ロックループの位相比較器の出力に
相当すると言える。

従って、第９図（ａ）に示すように、基準クロックＥＣ
を所期の目的通り入力データと同期させた場合、ＤＢＵ
Ｓの値がゼロになる。しかし入力データの周波数（また
は周期）に変動があって基準クロックを入力データと同
期させなくなるようなことがあると、計数発振器内のＤ
ＢＵＳの値に変更が生じて基準クロックＥＣの相対的位
置を入力データおよびＤＢＵＳ値と整合または同期化さ
せるように調整し、発振を行ってゼロへ向けて増分して
行く。この時点で、第９図（ｂ）および（ｃ）に示すよ
うに基準クロックと入力データとの間に所要の同期化が
達成される。

ハーフビットデータ同期装置１０ ハーフビットデータ同期装置１０はフリップフロップ３
０のクロック入力において入力データＲＤＩＮを受信し
、フリップフロップ３ｏがＲＤＩＮ信号の立上りエツジ
をレベル形式に変換する。フリップフロップ３０のＱ端
子がそのＤｔ４６子およびフリップフロップ３２のＤ端
子に接続されており、フリップフロップ３２が信号を２
分のｌクロックだけ遅延する。フリップフロップ３゜の
Ｑ出力とフリップフロップ３２のＱｌ子がそれぞれマル
チプレクサ３４の０入力と１入力に接続されている。

正規データが遅延データの何れかであるマルチプレクサ
３４の出力がフリップフロップ３６゜３８と排他的ＯＲ
ゲート４０とで構成されるレベル変化検出器に与えられ
る。排他的ＯＲゲート４０の入力はそれぞれフリップフ
ロップ３６゜３８のＱ端子に接続されている。ゲート４
ｏの出力は同期化データ信号５ＹＮＣＤＴである。

マルチプレクサ３４の制御信号は、小数周期アキュムレ
ータ２６で生成される信号の最上位ビット（ＭＳＢ）を
含むＱＢＵＳ７から誘導される。

ＱＢＵＳ７信号の真価と逆値をＡＮＤゲート４２．４４
の一方の入力にそれぞれ印加する一方、ＡＮＤゲート４
２．４４は他方の入力において基準クロックＥＣを受信
する。ゲート４２゜４４の出力はフリップフロップ４６
のＪ端子とに端子にそれぞれ付与される。フリップフロ
ップ４６のＱ端子の出力がマルチプレクサ３４の制御信
号である。

このような構成によって、同期化データ５ＹＮＣＤＴが
各ハーフビットセルの（ハーフクロックに対する）切捨
ての大ぎさに応じて２分の１クロツクずつ前後に移動さ
れるようになる。これによりクロック速度を上げること
なくハーフビットセルの分解能をハーフクロックの精度
とすることができる。

ゼロクロッシング計　　振器１４ ゼロクロッシング計数発振器１４への入力はＰＢＵＳ（
７）ビット１５−８から成り、ＰＢＵＳは後述するよう
に計数発振器１４の生成するＤＢＵＳ信号の変更または
調整値である。この８ビット信号がレジスタ増分器４８
に記憶される。

後述するように小数周期アキュムレータ２６で誘導され
る桁上げ信号ＣＡＲを、この信号に加算することができ
る。ＱＢＵＳと称する調整ＰＢＵＳ信号が各ハーフビッ
トに関してレジスタ５ｏに与えられる。現在周期のディ
ジタル値（ｐｐｖ）を表すレジスタ５０の出力がマルチ
プレクサ５２の反転入力と「割る２」回路５４に与えら
れる。回路５４の出力は、ＡＮＤゲート５７の出力から
のＰＲＥＤＴ信号によって減分器５５内で減分される０
割算器５４の出力が比較器５６の一方の入力に印加され
る。

マルチプレクサ５２の出力が「割る２」回路６０に付与
されて、回路６０の出力がゼロクロッシング計数器５８
に付与される。計数器５８は８ビツト２進アツプダウン
計数器の形式とするのが望ましい、計数器５８の出力が
比較器５６の他方の入力に与えられる一方、マルチプレ
クサ５２の他方のく非反転）入力に戻される。計数器５
８の出力は復号器回路６２にも付与され、計数器出力が
２になると回路６２の出力がアクティブ（高レベル）に
なる。計数値＝＝２の出力がＮＡＮＤゲート６４の一方
の入力に与えられ、ＮＡＮＤゲート。

６４の出力は計数器５８のクリア入力ＣＬＲに与えられ
る。ゲート６４の他方の入力はレジスタ５０がらの信号
の反転ビット８である。計数器５８の出力は、データ同
期装置１０からの５ＹＮＣＤＴ信号によフてトリガされ
るラッチ回路６６に捕捉される。５ＹＮＣＤＴ信号はＡ
ＮＤゲート６８の一方の入力にも付与される。ＡＮＤゲ
ート５８もＡＮＤゲート５７の場合と同じように他方の
入力においてＰＲＥＡＭＢ ＤＥＴＥＣＴ信号を受信する。

ゲート６日の出力はＰＲＥＳＹＮＣＤＴ信号であり、こ
れがマルチプレクサ５２の制御信号として与えられる一
方、ＮＯＲゲート７０の一方の入力にも与えられる。ゲ
ート７０の他方の入力は基準クロックＥＣである。ゲー
ト７０の出力が計数器５８のＬＤ（ロード）入力に与え
られる。正規周期調整装置２２によって生成されるＰＢ
ＬＩＳ信号のビット１５−８の値がハーフビットセルの
所要周期または呼称周期の整数部分となる。小数周期ア
キュムレータ２６からの桁上げ信号の数値次第で、ビッ
ト１５−８の値を増分する場合としない場合があり、そ
れによりて周期値の小数部分の損失が防止される。ＰＢ
ＵＳのこの値がレジスタ５０の各ハーフビットセルに転
送される。レジスタ５０に記憶されたこの数値が現在周
期値を表すものであり、ＥＣ信号が生成されて正常動作
中の　″計数器の周期を直接制御する働きをしている時
に、マルチプレクサ５２を介して計数器５８に付与され
る。

好適実施態様では、計数器５８が各入力クロックパルス
に対して１の増分で−１２８から＋１２８まで２の補数
表記法で計数し、これを計数器に計数終了信号ＥＣがロ
ードされるまで、あるいはＮＯＲゲート７０の出力にお
いてＰＲＥＳＹＮＣＤＴ侶号による同期検出が行われて
いる間続ける。その後計数器５８は新たにロードされた
値から増分を続けて行く。

比較器５６の２つの入力が等しくなった時、換言すると
計数器５８の出力とレジスタ５０の出力の半分すなわち
現在周期値またはビットセルの半分とが等しくなった時
、比較器５６によって計数終了信号ＥＣが生成される。

この値はレジスタ５０の出力をシフトダウン（２で割る
）ことによって、またおそらくは１だけ減分することに
よって生成される。その時点でマルチプレクサの入力を
反転し、レジスタ５０の値をシフトダウンすることによ
って、計数器５８に現在周期値（ｐｐｖ）の１／２の値
が事前ロードされる。

ゼロの計数値が計数器の計数シーケンスの中央に位相す
るゼロクロッシング計数器（ＺＣＣ）を計数器５８とし
て使用するのが好適である。これを用いることで計数器
内の計数値を１ビツト下方シフトすることによって５０
％の修正を行うことが可能になる。計数器５８をゼロを
中心とする対称形にするのが理想的である０次の例に示
すように、計数値＝２復号器６２を使用して２の補数計
数器の挙動をシミュレートすることにより、計数器５８
をゼロを中心とした対称形にすることができる。結果的
に得られる計数シーケンスを正規周期調整装置２２によ
って正規化することにより、ゼロを中心とする所要の連
続計数シーケンスを生み出される。

実施例ＩＡ：ゼロクロッシング計数発振器の計数値Ｎ８
の場合 ＰＰＶ＝００００００１　１　１ 逆ＰＰＶ−１１１１１１０００ 逆ＰＰＶ／２＝１１１１１１１００ ＰＰＶ／２　　　　ＺＣＣ計数シーケンスＥＣｏｏｏｏ
ｏｏｏｏ　　　　。

Ｖ　　　　　　　００００００１０　　　０ｉｔｔｔｔ
ｔｏｏ　　　　　　　。

結果的に得られる計数シーケンスは、負の計数値４つと
正の計数値３つを有し、ゼロを中心として対称でない、
正規周期調整装置２２においてこの計数シーケンスを正
規化し、 −４，−３，−２，−１，０，１，２，３のシーケンス
を、 −３，−２，−１，０，０，１，２，３に変換する。

実施例１ｂ：ゼロクロッシング計数発振器の計数値−７
の場合 ｐｐｖ＝ｏｏｏｏｏｔｔ。

逆ＰＰＶ＝１１１１１００１ 逆ＰＰＶ／２−１１１１１１００ ＰＰＶ／２　　　　ＺＣＣ計数シーケンスＥＣｏｏｏｏ
ｏｏｏｏ　　　　。

ｏｏｏｏｏｏｏｔ　　　　　　　　。

Ｖ　　　　　　　　　　　　　００００００１０　　　
　　　０この例に示されるように、復号器６２の出力が
高レベルでレジスタ５０のＬＳＢが低レベルの時、−２
の計数値が跳ばされる。結果的に得られる計数シーケン
スは負の計数値を３つと正の計数値を３つ有し、ゼロを
中心として対称的である。

この計数シーケンスを正規周期調整装置２２において正
規化し、 −４，−３，−２，０，１，２，３ のシーケンスを −３，−２，−１，０，１，２，３ に変換する。

ゼロクロッシング計数器を用いるもう１つの理由は、瞬
間的な位相エラーを検出できるようにすることにある。

第３図に示すように、ラッチ６６のクロック入力に印加
される同期化読取りデータ信号５ＹＮＣＤＴがラッチ６
６に対して計数器５８の中に既に２の補数の形で記憶さ
れている数値をラッチさせる。ラッチされたデータはエ
ラー信号ＤＢＵＳであり、ラッチ６６のり巳ツク端子に
同期化入力データ５ＹＮＣＤＴを受信すると同時にラッ
チされた後、後述するように周期修正または追加位相修
正に利用される状態となる。

ＰＲＥＡＭＢ　　ＤＥＴＥＣＴ信号がアクティブの時（
すなわちデータ再生回路１６において５ＹＮＣのデータ
フィールドが検出されている時）、ＰＲＥＤＴ信号とＰ
ＲＥＳＹＮＤＴ信号が協働してＺＣＣに即時的かつ大幅
な修正を行わせる。

マルチプレクサ５２の動作を制御し、計数器５８をロー
ドするＰＲＥＳＹＮＣＤＴデータ信号はＡＮＤゲート６
８によって生成される。

ＰＲＥＳＹＮＣＤＴ信号がマルチプレクサ５２を介して
計数器５８にその現在値の半分を即時的にロードさせる
。第１１図に示すように、これによって計数器５８に５
０％の位相修正を即時的に行い、ｚｃｃ計数器（旧）か
らｚｃｃ計数器（新）に変更する。計数器５８のローデ
ィングには１クロツクサイクルを要する。この例では、
ローディングクロツタサイクル中は修正前の計数器５８
の方が計数値５より先行している。正確に動作させるた
めには、計数器５８の２で割った新規数値に１を増分し
て、損失したクロックサイクルを補償しなければならな
い０本実施態様では１クロツク早＜ＥＣ信号を生成する
ことにより、計数値を有効に増分する。ＥＣ信号を早く
生成するのは、「割る２」回路５４によって生成される
現在周期の２分の１の値がＡＮＤゲート５７から獲得さ
れるＰＲＥＤＴ信号によって減分器５５において減分さ
れ、ＺＣＣ計数、器（有効）値を生み出すためである。

本実施態様では、「割る２」回路５４．６０が２進シフ
トレジスタで構成される。ＱＢＵＳビット８、すなわち
レジスタ５０からのＬＳＢがゼロ（Ｑ　Ｂ　Ｕ　Ｓ偶数
）の場合も１である（ＰＢＵＳ奇数）場合にも結果とし
て生じる位相修正は下記の通りとなる。

ＱＢＵＳ偶数 計数器５８の値：　　−４−３−２−１０１２３次の値
　　　　：　　−２−２−１−１００１１有効修正　　
　：　＋２÷１◆１　０　０−１−１　２ＱＢＵＳ奇数 計数器５８の値：　　−４−３−２０１２３次の値　　
　　：　　−２−２（０）ＯＯ１１有効修正　　　：　
　４２　＄１４１　０−１−１−２注記：（）　はＮＡ
ＮＤゲート６４ 経由のリセットによる 以上から分かるように、比較器５６の生成するＥＣ信号
によって決定されるように、受信したデータパルスがデ
ータ窓またはハーフビットセルの中心に来る場合、計数
器５８およびラッチ６６の数値は５ＹＮＣＤＴ信号が生
成されるとゼロになる。例えばジッタやモータ速度の変
動などによってデータパルスがデータ窓の中心から移動
すると、入力データパルスの変動に比例する量だけ計数
器５８の数値がゼロより大きくなるか小さくなる。ラッ
チ６６の中にラッチされた数値がＤＢＵＳ信号であり、
入力データパルスの位置の誤りを表す、第９図ａ、ｂ、
ｃに示すようにＥＣ基準クロックに対して必要な修正を
決定する時にこの数値が使用される。

ハ　　　アキエムレータ２６ 第１図に示すように、正規周期値の小数部分（ＰＢＵＳ
ビット７−０）が小数周期アキュムレータ２６の入力に
印加される。第４図に示すように、これらのビットが印
加されるのは加算器フ２の一方の入力に対してである。

加算器７２の出力がレジスタ７４に印加され、レジスタ
の出力が加算器の他方の入力に戻される。

加算器７２の出力は桁上げ信号ＣＡＲであり、これが上
述のように計数発振器１４の増分器４８に印加されて現
在周期値の整数部分（ビット１５−８）を増分する。現
在周期値はＣＡＲ信号が発生すると１でレジスタ５０に
ラッチされる。

このロジックにより、現在周期値の分解能を、その他の
場合にこの動作クロック速度で獲得できる分解能より大
きくすることができる。例えば、ことに記載した実施態
様の場合のように小数周期の計算に８ビツトを選択した
場合、計数器５８と小数周期アキュムレータ２６から成
る論理システムは最大限１６バイトに亘って（２５６ハ
一フビツトセル時間）、最大限１クロツクの位相エラー
で所要の周期値を計数する能力を有する。小数周期アキ
ュムレータを使用しなかったとしたら、ゼロクロッシン
グ計数発振器１４の計数器５８、レジスタ５０、比較器
５６その他の関連ロジックが、より大きな語（８ビツト
以上）で動作しなければならなくなる。小数周期アキエ
ムレータを用いることによって必要な精度を８ビツト計
数器で達成することができるようになるのである。これ
より大きい計数器を使用した場合、ビットセル時間内に
該計数器の計数範囲いっばいになるように動作周波数を
高くする必要が生じる。レジスタ７４の出力の最上位ビ
ット（ＭＳＢ）がＱＢＵＳ７信号であり、この信号は上
述のようにデータ同期装置１０に印加される。

線形収束低、″　フィルタ１８ ＤＢＵＳエラー信号が第５図に示す低域通過フィルタ１
８に印加されると、フィルタ１８はアナログ位相ロック
ループのアナログ低域通過フィルタと類似の方法でＤＢ
ＵＳ信号に関して動作する。第５図に示すように、計数
発振器１４からのＤＢＵＳ信号のビットがマルチプレク
サ７６の入力として印加される。マルチプレクサ７６は
データ再生回路１６から獲得されるＰＲＥＡＭＢＤＥＴ
ＥＣＴ信号によって制御される。

ＤＢＵＳ信号はマルチプレクサ７６を通過して加算器７
８の入力となり、加算器７８の出力がレジスタ８０に印
加される。レジスタ８０の出力がＦＢＵＳ信号であり、
減算器８２の一入力に印加される一方、「割る４」回路
８４を介して該減算器の反転入力に印加される。減算器
８２の出力が加算器７８の他方の入力に印加される。減
算器への借り信号はＮＡＮＤゲート８８およびＮＯＲゲ
ート９０から入力を受けるマルチプレクサ８６から獲得
される。ＮＡＮＤゲート８８とＮＯＲゲート９０はそれ
ぞれの他方の入力においてＦＢＵＳ信号の最下位ビット
を受信する。

ＦＢＵＳが負の数（ＭＳＢ＝１）であれば、マルチプレ
クサ８６はＮＡＮＤゲート９０の出力を減算器８２のＢ
Ｉ（借り入れ）入力に通す。

ＦＢＵＳが正（ＭＳＢ＝Ｏ）であれば、マルチプレクサ
８６はＮＯＲゲート８８の出力を減算器８２のＢＩ大入
力通す。これによって減算器８２の出力をＦＢＵＳが正
の場合はゼロに、ＦＢＵＳが負の場合には−１に収束さ
せる（−１は正規周期調整装置２２において上述のよう
にゼロに変わる）。

レジスタ８０に記憶されているＦＢＵＳの値は、各ハー
フビットセルに関してそれ自身の一定割合を引くことに
よってゼロに収束できることが理解されよう。換言する
と、レジスタ８０に記憶されている数値は、周期の値の
計算に対して１時間」効果（すなわち、一連のビットセ
ルに亘っての効果）を持つことになる。この目的でレジ
スタ８０に記憶されている数値の４分の１が減算器８２
において記憶数値から減算されて、加算器７８の一入力
に印加される。ＤＢＵＳ信号の数値は利得制御マルチプ
レクサ７６を介して処理値に加算され、ビットセル内で
遷移が生じる毎に加算器７８のもう一方の入力に印加さ
れる。ビットセル内でデータの遷移がなければ、加算は
行われない。

位相修　　　２０ 有限位相修正装置２０は第６図に示すようにＤＢＵＳ信
号を受信して、それを「割る８」回路９２と「割る２」
回路９４に通す。回路９２の出力と回路９４の出力が加
算器９６において加算されて、レジスタ９８に送られる
。レジスタ９８の出力が５ＢＵＳ信号であり、正規周期
調整装置２２の一入力として印加される。

有限位相修正装置２０を本発明のデータセパレータに組
込むと、データの遷移毎に小さな位相修正を行って入力
データとの同期を保つことができる。有限位相修正の必
要がない場合は、５ＢＵＳの値が強制的にゼロにされる
。データ速度が遅い場合、有限位相修正装置２０の出力
はゼ口に近付くことになる。

正　　。　　調　　装置２２ 正規周期調整装置２２は第７図に示すように、加算器１
００の一入力において低域通過フィルタ１ＢからのＦＢ
ｔＪＳ侶号を受信し、加算器１０２の一入力において有
限位相修正装置２０からの５ＢＵＳ信号を受信する。加
算器１００の出力が加算器１０２の他方の入力に加算さ
れると共にレジスタ１０４の入力に印加される。レジス
タ１０４の出力は加算器１００の他方の入力に印加され
る。

加算器１０２の２つのＭＳＢ出力がマルチプレクサ１０
６の入力に印加される。加算器１０２の残りの出力とマ
ルチプレクサ１０６の出力とが加算器１０８の入力に印
加される。加算器１０８の出力がＦＢＵＳ信号または正
規周期信号である。

加算器１０８への他方の入力がデータ速度選択信号であ
り、その１ビツトは制御信号としてマルチプレクサ１０
６にも印加される。データ速度選択信号はユーザのプロ
グラムする２進信号であり、データセパレータへの入力
データの速度を表す。

以上から理解されるように、ＦＢＵＳ信号はハーフビッ
トセル毎にレジスタ１０４に記憶されている周期変換値
を増減する濾波された即時周期変動値を表すものである
。従って正規周期値ＦＢＵＳは、第１０図ａ、ｂに示す
ようにデータ速度選択信号とＦＢＵＳ信号と５ＢＵＳ信
号の和である。

加算器１０２の出力の２つのＭＳＢの数値がマルチプレ
クサ１０６に与えられる。マルチプレクサ１０６の出力
はマルチプレクサ１０６がハードウェア制御を行うよう
に加算器１０８の入力に付与されるため、加算器１０８
のこの入力での数値は＋／−所定値より大きくなること
はない。

＋／−所定値とは通常の場合、プログラムされたデータ
速度の＋／−６％となる。これによってディジタル位相
ロックループは、ノイズのあるデータでの通電または読
取りと言った極限条件での過剰作用をしなくなる。この
ような過剰作用が生じると、ロック範囲外で位相ロック
したループが外される場合もある。

第７図に示すように、またゼロクロッシング計数発振器
１４の説明でも述べたように、ゼロクロッシング計数発
振器１４から誘導される差または誤差の数値ＤＢＵＳが
正規周期調整装置２２において、ＦＢＵＳ信号の最上位
ビット（ＭＳＢ）に加算器１００の繰入れを結合するこ
とによって補償される。このような構成によって全ての
負の数が１だけ増分され、その結果位相値がゼロを中心
として対称になる。加算器１０２の繰入れにおいても同
様の回路を用いて５ＢＵＳのマツピングを行う。

データ　主回路１６ データ再生回路１６は第８図に示すように、フリップフ
ロップ１１０の入力においてデータ同期装置１０からの
５ＹＮＣＤＴ信号を受信する。

５ＹＮＣＤＴ信号はまた、インバータ１１２において変
換されて、ＡＮＤゲート１１４の一入力に付与される。

ＡＮＤゲート１１４の他方の入力とシフトレジスタ１１
６のロード／シフト入力に計数終了信号ＥＣが印加され
る。ＡＮＤゲート１１４の出力がフリップフロップ１１
０のに入力に印加される。シフトレジスタ１１６の最終
段のＱ出力が再生データ信号ＲＤＯＵＴである。

計数終了信号ＥＣは、ＡＮＤゲート１１８および１２０
の一入力とフリップフロップ１２２と１２４のＥＮ入力
にも印加される。ＡＮＤゲート１１８と１２０の出力が
それぞれフリップフロップ１２６の５入力とに入力に印
加される。フリップフロップ１２６のＱ端子の出力が再
生クロックＲＣＬＫであり、ＡＮＤゲート１２０の第２
入力に接続されているのに対し、Ｑ端子の反転出力はＡ
ＮＤゲート１１８の第２入力に接続される。

フリップフロップ１１０のＱ端子の信号がＤＴデータ信
号であり、計数発振器１４に印加されると共に２ビツト
シフトレジスタ１２２の０入力にも印加される。シフト
レジスタ１２２のＱ１ｍ子とＱ２端子の出力が排他的Ｎ
ＯＲゲート１３０の入力に接続されており、排他的ＮＯ
Ｒゲート１３０の出力がＡＮＤゲート１３２の一入力に
印加される。

、２ビツトシフトレジスタ１２４のＱ１端子の出力がＡ
ＮＤゲート１３４の一入力に接続され、ＡＮＤゲート１
３４はその他方の入力においてシフトレジスタ１２４の
Ｑ２端子の反転出力を受信する。ＡＮＤゲート１３４の
出力はＯＲゲート１３８の一入力とシフトレジスタ１４
０の８１入力に印加される。計数終了信号ＥＣがＡＮＤ
ゲート１３４の第３入力とＡＮＤゲート１４２の一入力
に印加され、ＡＮＤゲート１４２の出力がＯＲゲート１
３８の第２入力に印加される。読取りゲート信号ＡＧが
フリップフロップ１２４のＤ入力とシフトレジスタ１４
０のクリア入力Ｃに印加される。

シフトレジスタ１４０のＱａ端子の出力がＡＮＤゲート
１３２の第２入力に印加され、ＡＮＤゲート１３２はそ
の第３入力において計数終了信号ＥＣも受信する。ＡＮ
Ｄゲート１３２の出力がシフトレジスタ１４４のＳ１＃
４子に印加される。シフトレジスタ１４４はそのＳＯ端
子において計数終了信号ＥＣも受信する。レジスタ１４
０のＱｂ比出力ＰＲＥＡＭＢ　　ＤＥＴＥＣＴ信号を構
成する。

シフトレジスタ１４４の出力段は第８図に示すように、
ＮＯＲゲート１４６および１４８と、ＡＮＤゲート１５
００Å力に接続されている。これらのゲートの出力はＮ
ＯＲゲート１５２の入力として印加され、ＮＯＲゲート
１５２の出力がシフトレジスタ１４４のＲ端子に接続さ
れている。

ＮＯＲゲート１４８の出力はＡＮＤゲート１４２の第２
入力にも接続されている。

動作時、データ再生回路１６が同期化ＲＤＩＮデータ（
ＳＹＮＣＤＴ）と計数終了信号または基準クロック信号
ＥＣから読取りクロツタ信号ＲＣＬＫと読取りデータ信
号ＲＤＯＵＴを生成する。ＳＹＮＣＤＴ信号がＤＴ倍信
号強制的に高レベルにした後ＥＣ信号がレジスタ１１６
をロードすると、データ生成シフトレジスタ１１６がＲ
ＤＯＵＴパルスをＲＣＬＫ窓の中央に置く。

ＰＲＥＡＭＢ　　ＤＥＴＥＣＴ機能を行うデータ生成回
路のロジック部分は、入力読取りゲート信号ＲＧが高レ
ベルの時は等間隔の一連の５ＹＮＣＤＴパルスを探索す
る。ＲＧが低レベルの場合、シフトレジスタ１４０はリ
セット状態に保持される。ＲＧが低レベルから高レベル
に移るとシフトレジスタ１４０が並行ロードされ、それ
によって前置検出信号がゼロになる。

レジスタ１４０のＱａ出力が高レベル（なると、シフト
レジスタ１４４とＮＯＲゲート１４６．１４８，１５２
とＡＮＤゲート１５０とから成るランダムウオーク計数
器を初期化することができるようになる。初期化した後
のランダムウオーク計数器は、排他的ＮＯＲゲート１３
０の出力が低レベルになるまで並行ロード状態に保持さ
れる。結果的にＲＤＯｌＪＴが１．０の交互パターンに
なるディスクの■Ｃｏ同期フィールドのような定常００
Ｈデータパターンに遭遇すると、シフトレジスタ１２２
の出力がゲート１３０を低レベルにする。これによって
シフトレジスタ１４４は各ＥＣパルス毎に１回の増分の
行うことができる。データパルスに遭遇しなければ、シ
フトレジスタ１４４は１８個のＥＣパルスを受信した後
に計数の終了点に達することになる。シフトレジスタ１
４４は次に、レジスタ１４４をシフトさせ、それによっ
てＰＲＥＡＭＢ　　ＤＥＴＥＣＴ信号を高レベルにする
。

【図面の簡単な説明】

第１図は本発明の一実施態様によるディジタルデータセ
パレータを概略的に示す構成図である。 第２図は第１図のデータセパレータのハーフビットデー
タ同期装置を概略的に示す構成図である。 第３図は第１図のデータセパレータのゼロクロッシング
計数発振器を概略的に示す図である。 第４図は第１図のデータセパレータの小数周期アキエム
レータを概略的に示す図である。 第５図は第１図のデータセパレータの線形収束式低域通
過フィルタを概略的に示す図である。 第６図は第１図のデータセパレータの有限位相修正装置
を概略的に示す図である。 第７図は第１図のデータセパレータの正規周期調整装置
を概略的に示す図である。 第８図は第１図のデータセパレータのデータ再生装置を
概略的に示す図である。 第９図（ａ）〜（Ｃ）は本発明のデータセパレータの動
作についての理解を助けるために、入力信号と基準クロ
ックのタイミングを示した図である。 第１０図（ａ）〜（ｂ）は本発明のデータセパレータの
動作についての理解を助けるために、正規周期値（ＰＢ
ＵＳ）信号の波形を示した図、第１１図は本発明のデー
タセパレータの実施例１ｂの説明図である。 １０・・・ハーフビットデータの同期装置１２・・・内
部クロック １４・・・ゼロクロッシング計数発振器１６・・・デー
タ再生回路 １８・・・低域通過フィルタ ２０・・・有限位相修正装置 ２２・・・正規周期修正装置 ５ＹＮＣＤＴ・・・同期化データ信号 ＥＣ・・・基準クロック ’Ｉ）堀 ＦＩＧ、３ ＦＩＧ、４ ＦＩＧ、６ ＦＩＧ、７ ＦＩＧ、８ Ｆ　ＩＧ、　Ｉｑａ） Ｆ＋ｃ、、ｔｏ（ｂ） 第１１図 ＺＣＣ計数器（旧） ■ ＺＣＣ計数器（新） ■ ＺＣＣ計数器（有効）

Claims (1)

1. 【特許請求の範囲】 １）データパルスとクロックパルスを含む符号化入力デ
   ータストリームからデータ信号とクロック信号を分離し
   て誘導するディジタルデータセパレータであって、前記
   データセパレータが、クロックパルス源と、各入力デー
   タパルスを前記クロックパルスの１つと同期させて同期
   化データパルスを生成する手段と、前記クロック源に結
   合されており、その計数値が所定の周期と等しくなるま
   で前記クロックパルスによって増分される計数器と、前
   記計数器に結合されており、前記同期化データパルスの
   １つを受信すると同時に有効化して、所要の周期調整量
   を表す前記計数器の数値をその中に記憶するラッチ手段
   と、前記ラッチ手段に結合されており、前記周期調整信
   号をディジタル処理して先行周期を表すディジタル信号
   を誘導する手段と、前記計数器および前記処理手段に結
   合されており、前記計数器の出力が前記先行周期の所定
   割合である時に基準クロック信号を生成する比較論理手
   段と、前記基準クロック信号および同期化データ信号に
   応答してデータ信号とクロック信号を別個に生成するデ
   ータ再生回路とを含んで成ることを特徴とするディジタ
   ルデータセパレータ。 ２）前記処理手段が、前記周期修整信号をそれぞれ受信
   する低域通過フィルタおよび有限位相修正装置と、前記
   低域通過フィルタおよび前記有限位相調整装置の出力を
   所定のデータ速度信号と論理的に結合して正規周期値信
   号を生成する手段とを含んでいる請求項１に記載のデー
   タセパレータ。 ３）前記周期値信号の最下位ビットを受信して桁上げ信
   号を生成する小数周期アキュムレータと、前記桁上げ信
   号を現在周期信号の最上位ビットまで増分する手段をさ
   らに含んで成る請求項２に記載のデータセパレータ。 ４）前記計数器がゼロを中心として対称のゼロクロッシ
   ング計数器である請求項１に記載のデータセパレータ。