JPH0330338B2 - - Google Patents

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JPH0330338B2
JPH0330338B2 JP55053252A JP5325280A JPH0330338B2 JP H0330338 B2 JPH0330338 B2 JP H0330338B2 JP 55053252 A JP55053252 A JP 55053252A JP 5325280 A JP5325280 A JP 5325280A JP H0330338 B2 JPH0330338 B2 JP H0330338B2
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    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/14—Digital recording or reproducing using self-clocking codes
    • G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels

Description

【発明の詳細な説明】 デジタルデータの記録ないし送信にあたつて
3PM、MFM、M2FMなどセルフクロツク変調方
式を使用した場合には、再生ないし受信側におい
てデータストリームの０→１あるいは１→０の変
化点よりビツトクロツクを再生してそのビツトク
ロツクでデータを抜きとる必要がある。
このようなビツトクロツク再生回路としては、
アナログPLL構成のものとデジタルPLL構成の
ものがある。
第１図はアナログPLL構成のもので、電圧制
御発振器１１よりビツトクロツクを得るととも
に、位相比較器１２でデータエツジとそのビツト
クロツクを位相比較してその比較出力電圧をロー
パスフイルタ１３を通じて発振器１１に供給する
ことによりビツトクロツクを位相補正する。
第２図はデジタルPLL構成のもので、高い周
波数のマスタークロツクをカウンタ２４のクロツ
ク端子CKに供給して分周することによりビツト
クロツクを得るとともに、データエツジの検出パ
ルスをカウンタ２４のロード端子LDに供給して
データエツジのところでカウンタ２４を一定値に
ロードすることによりそのビツトクロツクを位相
補正する。
第１図のアナログPLL構成のものは、電圧制
御発振器１１の自走周波数が温度、湿度、経時変
化などに対して不安定で、PLLのロツクがはず
れやすい欠点がある。また、速度を変けて再生す
る場合には電圧制御発振器11を自走周波数をこれ
に正確にトラツキングさせる必要があるが、これ
は事実上不可能である。
これに対して、第２図のデジタルPLL構成の
ものは、温度、湿度、経時変化などに対して安定
である。また、速度を変えて再生する場合にはそ
れに応じてマスタークロツクの周波数を変えれば
よく、簡単に実現できる。
しかし、第１図の構成のものはビツトクロツク
の位相がデータエツジの平均の位相がかかるのに
対して第２図の構成のものは瞬時の位相にかか
る。そのため、第２図の構成のものは、データエ
ツジにピークシフトなどによるこまかなジツター
があつてもビツトクロツクにジツターを生じてし
まつたり、極端に短かいあるいは長い周期のビツ
トクロツクが発生したりする不都合がある。
この発明は、デジタルPLL構成のものにおい
てこのような不都合をなくすようにしたものであ
る。
第３図はこの発明のビツトクロツク再生回路の
一例でＤフリツプフロツプ２１、Ｄフリツプフロ
ツプ２２、イクスクルーシブオアゲート２３、カ
ウンタ２４及びリードオンリーメモリ２５からな
る。
Ｄフリツプフロツプ２１，２２及びイクスクル
ーシブオアケート２３によつて入力データのエツ
ジが検出される。すなわち、Ｄフリツプフロツプ
２１のＤ入力に入力データが、Ｔ入力にマスター
クロツク、すなわち高いクロツクC0が与えられ、
Ｄフリツプフロツプ２２のＤ入力にＤフリツプフ
ロツプ２１の出力が、Ｔ入力に高いクロツクC0
が与えられ、ゲート２３にＤフリツプフロツプ２
１及び２２の出力が与えられて、ゲート２３より
データエツジの検出パルスLPが得られる。
カウンタ２４はロードタイプのもので、ゲート
２３からのデータエツジ検出パルスLPがロード
パルスとしてロード端子LDに与えられ、高いク
ロツクC0がクロツク端子CKに与えられる。この
例は高いクロツクC0が得ようとするビツトクロ
ツクの16倍の周波数の場合で、したがつてカウン
タ２４は４ビツト、16進のものである。そして、
カウンタ２４はロードパルスLPの負のエツジで
ロード入力L0〜L3に与えられる数が出力Q0〜Q3
にロードされる。
リードオンリーメモリ２５はカウンタ２４のカ
ウント値に対応する初期値を当該カウンタ２４に
供給するものであつて、この例ではそれぞれが４
ビツトの16のワードを有し、カウンタ２４の出力
Q0〜Q3がアドレス入力A0〜A3に与えられ、出力
D0〜D3に読み出される数がカウンタ２４のロー
ド入力しL0〜L3に与えられる。したがつて、カ
ウンタ２４はデータエツジの検出パルスLPの負
のエツジごとにその直前の出力Q0〜Q3の状態に
応じた数にロードされる。すなわち、リードオン
リーメモリ２５によつて、入力データのエツジの
位相シフトに対する再生ビツトクロツクの位相シ
フトが制御される。
このメモリ２５のアドレス入力A0〜A3に与え
られるカウンタ２４の出力Q0〜Q3の状態とメモ
リ２５の出力D0〜D3に読み出されてカウンタ２
４のロード入力L0〜L3に与えられる数の関係は
一例として第５図に示すようにされる。
そして、カウンタ２４の出力の最上位ビツト
Q3が出力ビツトクロツクCBとして取り出される。
なお、Ｄフリツプフロツプ２１、Ｄフリツプフ
ロツプ２２及びカウンタ２４はいずれもクロツク
C0のたとえば正のエツジで動作する。
Ｄフリツプフロツプ４０はデータ抜きとり用
で、入力データがＤ入力に与えられ、ビツトクロ
ツクCBがＴ入力に与えられる。入力データはビ
ツトクロツクCBたとえば正のエツジで抜きとら
れる。
この回路の動作は第８図に示すようになる。
すなわち、データエツジ検出パルスLPがクロ
ツクC0の入力データのエツジのすぐ後の正のエ
ツジで立ち上がり、次の正のエツジで立ち上が
る。このデータエツジ検出パルスLPの立ち下が
りすなわち負のエツジごとにカウンタ２４がその
直前の出力Q0〜Q3の状態に応じた数にロードさ
れる。ロードされた後はクロツクC0の正のエツ
ジごとに１つづつ進む。そして、カウンタ２４が
８になる点で出力ビツトクロツクCBが立ちち上
がり、０になる点で出力ビツトクロツクCBが立
ち下がる。
図の１番目のデータエツジで示すように、デー
タエツジ検出パルスLPの負のエツジの直前でカ
ウンタ２４が０であれば、その負のエツジでカウ
ンタ２４は第５図のメモリ２５の入力A0〜A3が
０の場合として１にロードされる。すなわち、こ
の場合、カウンタ２４はロードされないときと同
じ順序で変化する。
２番目のデータエツジの位相が図の中央の位置
で示すようにシフトしなければ、データエツジ検
出パルスLPが図の３段目で示す位置にきて、そ
の負のエツジでカウンタ２４は上述と同様に０か
ら１にロードされる。
２番目のデータエツジの位相が＋１で示すよう
にクロツクC0の１周期分進む方向にシフトする
と、データエツジ検出パルスLPも図の２段目で
示すようにシフトし、その負のエツジでカウンタ
２４は第５図の入力A0〜A3の15の場合として15
から０にロードされる。２番目のデータエツジの
位相が＋２で示すようにクロツクC0の２周期分
進む方向にシフトすると、データエツジ検出パル
スLPも図の１段目で示すようにシフトし、その
負のエツジでカウンタ２４は第５図の入力A0〜
A3が14の場合として14から15にロードれる。
２番目のデータエツジの位相が−１で示すよう
にクロツクC0の１周期分遅れる方向にシフトす
ると、データエツジ検出パルスLPも図の４段目
で示すようにシフトし、その負のエツジでカウン
タ２４は第５図の入力A0〜A3の１の場合として
１から２にロードされる。２番目のデータエツジ
の位相が−２で示すようにクロツクC0の２周期
分遅れる方向にシフトすると、データエツジ検出
パルスLPも図の５段目で示すようにシフトし、
その負のエツジでカウンタ２４は第５図の入力
A0〜A3が２の場合として２から３にロードされ
る。
すなわち、データエツジの位相シフトが所定の
±２クロツク周期以下である場合には、カウンタ
２４がロードされないときと同じ順序で変化し、
ビツトクロツクCBの位相は変化しない。
一方、図の３番目のデータエツジの位相が＋３
で示すようにクロツクC0の３周期分進す方向に
シフトすると、データエツジ検出パルスLPも図
の２段目で示すようにシフトし、その負のエツジ
でカウンタ２４は図の２段目で示すように第５図
の入力A0〜A3が13の場合として13から15にロー
ドされ、ビツトクロツクCBの位相が図の２段目
で示すようにクロツクC0の１周期分進む方向に
シフトする。３番目のデータエツジの位相が＋４
で示すようにクロツクC0の４周期分進む方向に
シフトすると、データエツジ検出パルスLPも図
の１段目で示すようにシフトし、その負のエツジ
でカウンタ４は図の１段目で示すように第５図の
入力A0〜A3が12の場合として12から15にロード
され、ビツトクロツクCBの位相が図の１段目で
示すようにクロツクC0の２周期分進む方向にシ
フトする。
３番目のデータエツジの位相が−３で示すよう
にクロツクC0の３周期分遅れる方向にシフトす
ると、データエツジ検出パルスLPも図の４段目
で示すようにシフトし、その負のエツジでカウン
タ２４は図の４段目で示すように第５図の入力
A0〜A3が３の場合として３から３にロードされ、
ビツトクロツクCBの位相が図の４段目で示すよ
うにクロツクC0の１周期分遅れる方向にシフト
する。３番目のデータエツジの位相が−４で示す
ようにクロツクC0の４周期分遅れる方向にシフ
トすると、データエツジ検出パルスLPも図の５
段目で示すようにシフトし、その負のエツジでカ
ウンタ２４は図の５段目で示すように第５図の入
力A0〜A3が４の場合として４から３にロードさ
れ、ビツトクロツクCBの位相が図の５段目で示
すようにクロツクC0の２周期分遅れる方向にシ
フトする。
すなわち、データエツジの位相シフトが±３ク
ロツク周期以上である場合には、ビツトクロツク
CBの位相がデータエツジの位相シフトと同じ方
向にそれより２だけ少ない分シフトされる。
このようにして、第５図の場合には、データエ
ツジの位相シフトとビツトクロツクの位相シフト
との関係が第７図の実線５で示すようになり、こ
の場合、所定の±２クロツク周期のバツクラツシ
ユがもたせられて、ビツトクロツクが入力データ
のジツターに過敏に追従することが防止される。
メモリ２５のアドレス入力A0〜A3に与えられ
るカウンタ２４の出力Q0〜Q3の状態とメモリ２
５の出力D0〜D3に読み出されてカウンタ２４の
ロード入力L0〜L3に与えられる数の関係は、第
５図に示すものに限らず、第６図に示すようにさ
れてもよい。第６図の場合にはデータエツジの位
相シフトとビツトクロツクの位相シフトとの関係
が第７図の鎖線６で示すようになり、入力データ
エツジの位相シフトが第１の所定値の±２クロツ
ク周期以下である場合には、ビツトクロツクの位
相をこれに対応して追従されず、この所定の±２
クロツク周期を超える場合には、ビツトクロツク
の位相をこれに対応して追従させると共に、入力
データエツジの正方向の位相シフトが第２の所定
値の４クロツク周期を超える場合には、ビツトク
ロツクの位相をこれに対応して追従させないよう
にして、ビツトクロツクのジツタが防止されると
共に、正方向の周期の変動が制限される。
このように、この発明によれば、従来のように
データエツジのところで一義的である定数をカウ
ンタにロードするのではなく、そのときのカウン
タの出力の状態で決まる数をロードするようにし
たので、データエツジのジツターに対するビツト
クロツクの応答の特性を任意に決めることがで
き、例えばバツクラツシユをもたせてデータエツ
ジのピークシフトなどによるこまかなジツターに
よるビツトクロツクのジツターを防止したり、フ
ライホイール効果をつけてアナログPLL構成の
ものと同じような応答特性を得ることができる。
なお、第４図の例のように、ロードタイプのカ
ウンタの代わりに複数の上述の場合４ビツトのフ
リツプフロツプ３４が用いられ、データエツジが
検出されたときこの４ビツトのフリツプフロツプ
３４の出力でリードオンリーメモリ３４からそれ
に応じた数が読み出されてそれが４ビツトのフリ
ツプフロツプ３４に移される構成でもよい。
また、第３図及び第４図の例でリードオンリー
メモリ２５及び３５に代わりにゲートの組み合わ
せ回路を用いることもできる。
【図面の簡単な説明】
第１図及び第２図はそれぞれ従来の回路の系統
図、第３図及び第４図はそれぞれこの発明の回路
の一例の系統図、第５図〜第８図はその説明のた
めの図である。 ２４はカウンタ、２５はリードオンリーメモリ
である。

Claims (1)

  1. 【特許請求の範囲】 １ 入力データのエツジを検出するためのデータ
    エツジ検出手段と、 このデータエツジ検出手段から出力されるデー
    タエツジ検出パルスをロード信号として初期値が
    設定されるとともに、所定の周波数を有するクロ
    ツクを計数し、この計数結果に基づいてビツトク
    ロツクを発生する計数手段と、 上記計数結果が第一の範囲にあるときは上記計
    数結果に所定値を加算してこの加算結果を上記計
    数手段に初期値として供給し、上記計数結果が上
    記第一の範囲外であつて上記計数手段の最大計数
    値の半分以下である第二の範囲または上記第一及
    び上記第二の範囲外である第三の範囲にあるとき
    は少なくとも一方の範囲においては、上記計数手
    段の計数結果にかかわらず一定値を上記計数手段
    の初期値として供給することにより、上記ピツト
    クロツクの位相シフトを制御する位相シフト制御
    手段とを備え、 上記入力データの位相シフト量が上記第一の範
    囲に対応する量であるときは上記ビツトクロツク
    の位相を上記入力データの位相変化に追従させな
    いようにするとともに、 上記入力データの位相シフト量が上記第二また
    は第三の範囲の少なくとも一方の範囲に対応する
    量であるときは上記ビツトクロツクの位相を上記
    入力データの位相変化に追従させるようにしたこ
    とを特徴とするビツトクロツク再生回路。
JP5325280A 1980-04-22 1980-04-22 Bit clock reproducing circuit Granted JPS56160157A (en)

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AT0178881A AT379037B (de) 1980-04-22 1981-04-21 Bit-taktsignal-wiedergabeschaltung
CH2597/81A CH656497A5 (de) 1980-04-22 1981-04-21 Taktsignal-generator fuer ein system zur wiedergabe von digitalinformation
GB8112280A GB2075804B (en) 1980-04-22 1981-04-21 Bit clock signal reproducing circuits
DE19813116054 DE3116054A1 (de) 1980-04-22 1981-04-22 Bittaktsignalwiedergabeschaltung
FR8108044A FR2481030B1 (fr) 1980-04-22 1981-04-22 Circuit de reproduction d'un signal de cadence de bits
NL8101992A NL8101992A (nl) 1980-04-22 1981-04-22 Bitwaarde-overgangsklokimpulssignaalvormingsschakeling.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4611335A (en) * 1981-09-30 1986-09-09 Hitachi, Ltd. Digital data synchronizing circuit
US4472818A (en) * 1981-12-02 1984-09-18 Standard Microsystems Corporation Data separator
JPS58215123A (ja) * 1982-06-07 1983-12-14 Advantest Corp 多相タイミング発生装置
US4694196A (en) * 1984-12-07 1987-09-15 American Telephone And Telegraph Company And At&T Information Systems Clock recovery circuit
FR2579042B1 (fr) * 1985-03-18 1987-05-15 Bull Micral Procede d'extraction d'un signal d'horloge synchrone a partir d'un signal code en simple ou double intensite, et dispositif permettant la mise en oeuvre du procede
US4653075A (en) * 1985-03-29 1987-03-24 Ford Aerospace & Communications Corp. BPSK synchronizer using computational analysis
US4707842A (en) * 1985-04-03 1987-11-17 Siemens Aktiengesellschaft Apparatus and method for acquiring data and clock pulses from asynchronous data signals
DE3513694A1 (de) * 1985-04-16 1986-10-16 Norbert Dr.-Ing. 8520 Erlangen Bauer Einrichtung zur rueckgewinnung der taktinformation
JPH0770991B2 (ja) * 1986-08-27 1995-07-31 日本電気株式会社 クロツク再生回路
US4912730A (en) * 1988-10-03 1990-03-27 Harris Corporation High speed reception of encoded data utilizing dual phase resynchronizing clock recovery
DE3887890D1 (de) * 1988-10-13 1994-03-24 Siemens Ag Verfahren und Schaltungsanordnung zum Empfang eines binären Digitalsignals.
US5053651A (en) * 1988-10-31 1991-10-01 Rockwell International Corporation Deglitched digital mixer circuit
JP2896901B2 (ja) * 1989-05-26 1999-05-31 アールシーエー トムソン ライセンシング コーポレーション 位相固定された副搬送波再生回路
JPH0779363B2 (ja) * 1990-06-29 1995-08-23 三菱電機株式会社 遅延検波回路
KR930007716B1 (ko) * 1990-07-20 1993-08-18 재단법인 한국전자통신연구소 비트 동기를 위한 디지틀 위상 검출기
US5159279A (en) * 1990-11-27 1992-10-27 Dsc Communications Corporation Apparatus and method for detecting out-of-lock condition in a phase lock loop
US5193122A (en) * 1990-12-03 1993-03-09 Xerox Corporation High speed halftone detection technique
US5396109A (en) * 1991-09-26 1995-03-07 Olympus Optical Co., Ltd. Bit clock regenerating circuit and data regenerating method
JPH05199481A (ja) * 1992-01-23 1993-08-06 Fanuc Ltd ビデオ信号の位相制御回路
US5343301A (en) * 1992-11-05 1994-08-30 Ampex Systems Corporation Input clock presence detector for a digital video input
KR960002463B1 (ko) * 1993-12-11 1996-02-17 한국전기통신공사 고속데이타 전송에서의 디지틀 데이타 리타이밍 장치
US5946279A (en) * 1996-04-30 1999-08-31 Mitsumi Electric Co., Ltd. Servo circuit, digital PLL circuit and optical disk device
JP3879951B2 (ja) * 1997-09-02 2007-02-14 ソニー株式会社 位相調整装置、位相調整方法及び表示装置
AU2003281136A1 (en) 2002-07-16 2004-02-02 Matsushita Electric Industrial Co., Ltd. Content receiving apparatus and content transmitting apparatus
KR20040067118A (ko) * 2003-01-21 2004-07-30 삼성전자주식회사 비트 클록 발생 장치 및 방법
JP5086014B2 (ja) * 2007-09-20 2012-11-28 株式会社リコー データリカバリ方法およびデータリカバリ回路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5567261A (en) * 1978-11-15 1980-05-21 Mitsubishi Electric Corp Synchronizing clock generation circuit

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3813604A (en) * 1972-10-04 1974-05-28 Marconi Co Canada Digital discriminator
US3845399A (en) * 1973-08-30 1974-10-29 Sperry Rand Corp Digital detector of an analog signal
JPS5610822B2 (ja) * 1975-01-24 1981-03-10
JPS5853809B2 (ja) * 1977-12-20 1983-12-01 日本電気株式会社 クロツクパルス再生回路
FR2420253A1 (fr) * 1978-03-17 1979-10-12 Materiel Telephonique Asservissement a boucle de phase numerique programmable
US4218770A (en) * 1978-09-08 1980-08-19 Bell Telephone Laboratories, Incorporated Delay modulation data transmission system
US4191976A (en) * 1978-09-26 1980-03-04 Data General Corporation Circuit indicating phase relationship
US4222009A (en) * 1978-11-02 1980-09-09 Sperry Corporation Phase lock loop preconditioning circuit
FR2448257A1 (fr) * 1979-02-05 1980-08-29 Trt Telecom Radio Electr Dispositif de resynchronisation rapide d'une horloge
US4280099A (en) * 1979-11-09 1981-07-21 Sperry Corporation Digital timing recovery system

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5567261A (en) * 1978-11-15 1980-05-21 Mitsubishi Electric Corp Synchronizing clock generation circuit

Also Published As

Publication number Publication date
FR2481030A1 (fr) 1981-10-23
JPS56160157A (en) 1981-12-09
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GB2075804B (en) 1984-07-25
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DE3116054A1 (de) 1982-04-08
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FR2481030B1 (fr) 1988-09-30

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