KR960002463B1 - 고속데이타 전송에서의 디지틀 데이타 리타이밍 장치 - Google Patents

고속데이타 전송에서의 디지틀 데이타 리타이밍 장치 Download PDF

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Abstract

내용 없음.

Description

고속데이타 전송에서의 디지탈 데이타 리타이밍 장치
제1a도는 종래 데이타 리타이밍 장치의 블럭도.
제1b도는 종래 데이타 리타이밍 장치의 주요 부분에 대한 신호 파형도.
제2도는 본 발명에 따른 디지탈 데이타 리타이밍 장치의 전체블럭 구성도.
제3도는 본 발명에 따른 국부 클럭펄스 발생부의 세부 블럭도.
제4a도는 본 발명에 따른 지연된 클럭펄스 병렬 발생부의 회로도.
제4b도는 본 발명에 따른 지연된 클럭펄스 병렬 발생부의 주요부분에 대한 신호 파형도.
제5a도는 본 발명에 따른 입력데이타 천이검출부의 세부 블럭도.
제5b도는 본 발명에 따른 입력데이타 천이검출부의 주요부분에 대한 신호 파형도.
제6도는 본 발명에 따른 순차논리 병렬 위상검출부, 리타이밍 클럭펄스 선택부, 시간지연 보상부 및 데이타 리타이밍부의 세부 블럭도.
제7도는 본 발명의 주요부분에 대한 신호파형의 예시도.
* 도면의 주요부분에 대한 부호의 설명
A1 : 원천클럭 발생부 A2 : 송신측 리타이밍부
A3 : 수신측 리타이밍부 11 : 국부 클럭펄스 발생부
12 : 지연된 클럭펄스 병렬 발생부 13 : 입력데이타 천이 검출부
14 : 순차논리 병렬 위상검출부 15 : 리타이밍 클럭펄스 선택부
16 : 시간지연 보상부 17 : 데이타 리타이밍부
21 : 인버터 22 : 제1지연부
23 : 발진기 31,32,33,…,3(n-1),3n : D 플립플롭
41 : EXOR 게이트 42 : 제2지연부
62 : (n-1)입력 AND 게이트 511,512,513,…,51(n-1),51n : D플립플롭
521,522,…,52(n-2),52(n-1) : 인버터
531,532,533,…,53(n-1) : OR 게이트
611,612,613,…,61(n-1) : OR 게이트
CP : 외부 입력 클럭펄스 CP1,CP2,CP3,…,CP(n-1),CPn : 지연된 클럭펄스
D : 외부 입력 2진 데이타 DD : 시간 지연 보상부에 의해 시간 보상된 지연 데이타
DR : 리타이밍된 데이타
DS : 리타이밍 클럭펄스 선택부의 총게이트 전달지연시간
DT : 외부 입력데이타 천이시 발생 펄스
D' : 제2지연부에 의해 지연된 데이타
FT : 국부 클럭퍼스
TCP : 외부 클럭 클럭펄스의 한 주기 TD : 전송지연시간
TFT : 국부 클럭펄스의 한 주기
본 발명은 고속데이타 전송시 2진(binary) 데이타 비트의 위상과 리타이밍 클럭펄스의 상태 옵셋(static offset) 위상이 서로 무관하고 입력 2진 데이타에 원더(wander)와 정렬(alignment) 지터가 있더라도 데이타를 안정적으로 리타이밍하는 데이타 리타이밍 장치에 관한 것이다.
제1a도는 종래 데이타 리타이밍 장치의 블럭도로서, 도면에서 A1은 원천클럭 발생부, A2는 송신측 리타이밍부, A3은 수신측 리타이밍부를 각각 나타내며, 제1b도는 종래 데이타 리타이밍 장치의 주요부분에 대한 신호 파형도이다.
종래에는 데이타 비트속도가 높지 않아서 병렬 또는 직렬로 전송되는 데이타의 타이밍을 수신측 리타이밍부에서 예측할 수 있었기 때문에, 제1a도에 도시한 바와 같이 원천클럭 발생부에서 송신측 리타이밍부와 수신측 리타이밍부에 제1b도와 같이 전송되는 데이타의 단위 비트 간격 또는 눈 모양(eye pattern)의 중심에서 상승천이하는 리타이밍 클럭펄스를 공급할 수 있도록 설계하여 데이타를 리타이밍 하였다.
그러나, 데이타 비트 속도의 상승으로 인해 데이타의 단위 비트 간격이 작아지면서 수신측 리타이밍부에서 수신데이타와 리타이밍 할 클럭펄스간의 위상관계에 대한 예측이 어려워져 고속으로 전송되는 데이타를 종래의 방법으로 리타이밍할 경우 D 플립플롭 홀드(hold) 시간과 셋업(setup) 시간을 만족시키지 못하는 메타스터빌리티(metastability)가 발생하고, 전송거리가 비교적 짧고 정렬지터의 크기가 아주 작은 경우에서조차도 주변 환경등의 요인에 의하여 메타스터빌리티(metastability)가 발생하여 데이타를 안정되게 리타이밍할 수 없는 문제점이 있었다.
상기와 같은 문제점을 개선한 방법으로, 송신측은 데이타만 송신하고, 수신측이 수신된 데이타로부터 비선형 과정을 통해 리타이밍 클럭펄스를 생성하거나 또는 수신측에 전압제어발진기를 두어 리타이밍 클럭펄스를 발생시켜 데이타를 리타이밍하는, 전송개념의 비트동기를 사용하는 여러 방법들이 [C.P.Summers(영국 특허 8039874), M.Belkin(미국특허 4,400,667), C.R.Hogge(미국특허 4,535,459)]제시되었고 이를 응용한 리타이밍 장치[AMCC Q20PO25,Applied Micro corp의 리타이밍칩]도 발명되었으나, 이 방법들은 고속데이타 전송시에 안정되게 데이타를 리타이밍할 수는 있으나 비트동기 장치의 구성이 일반적으로 복잡하고 전압 제어발진기, 저역여파기 등의 아날로그 부품이 사용되기 때문에 집적화가 곤란하여 병렬로 전송되는 데이타링크에 사용하기에는 너무 복잡하고 비경제적이라는 단점이 있다.
또한, 디지탈 비트동기 장치 중 전송되는 데이타 단위 비트간격의 1/16배 정도의 주기를 가진 클럭펄스를 사용하여 수신데이타를 리타이밍하는 장치[M.Tanaka(일본특허 55-53252, 미국특허 4,385,395)]는 아날로그 저역여파기가 사용되지 않는다는 장점은 있으나 데이타 비트 속도에 비해 너무 높고 안정된 클럭펄스를 요구하기 때문에 고속데이타의 리타이밍에는 적합하지 않다는 단점이 있다.
한편, 능동 지연소자를 사용하여 수신데이타를 지연시켜 리타이밍할 클럭펄스에 적절하게 맞추는 리타이밍 장치[신동관(한국특허 1989-8113,미국특허 5,036,529), Texas Instruments사의 리타이밍 칩]도 발표되었으나, 이 장치는 데이타 단위 비트간격과 같은 주기를 갖는 클럭펄스를 사용하여 리타이밍 기능을 비교적 안정적으로 수행하지만 데이타와 클럭펄스간의 상태 옵셋(static offset) 위상이 지연소자가 처리할 수 없는 한계에 이르면 안정되게 리타이밍을 수행하지 못하며, 원더와 정렬지터를 흡수하지 못하는 단점을 갖고 있다.
상기와 같은 문제점들을 해결하기 위하여 안출된 본 발명은, 전송거리가 비교적 짧고, 전송데이타의 단위 비트간격과 같은 주기를 가지면 데이타와 임의의 상태 옵셋 위상을 갖는 외부 리타이밍 클럭펄스가 있는 경우, 전송이나 주변 환경에 의한 메타스터빌리티(metastability) 발생을 배제시키고 전송된 데이타에 정렬지터가 발생하더라도 이를 흡수하여 데이타를 안정적으로 리타이밍하기 위해 디지탈 논리소자를 사용하여 최적의 리타이밍 클럭펄스를 선택하는 방식의 데이타 리타이밍 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 국부 클럭펄스(FT)를 발생하여 출력하는 국부 클럭펄스 발생수단; 외부에서 입력되는 클럭펄스(CP)를 상기 국부 클럭펄스 발생수단으로부터 입력되는 국부 클럭펄스(FT)의 한 주기만큼씩 순차적으로 지연시킨 n개(n : 4이상의 자연수)의 지연된 클럭펄스를 병렬로 출력하는 지연된 클럭펄스 병렬 발생수단; 외부에서 입력되는 입력데이타(D)에서 상승 및 하강천이가 발생할 때마다 입력 데이타의 단위 비트간격보다는 작으며 각 구성요소에 속한 플립플롭의 최소 허용 클럭펄스폭보다는 큰 펄스(DT)를 출력하는 입력데이타 천이검출수단; 상기 입력데이타 천이검출 수단으로부터 입력되는 입력데이타 천이시 발생된 펄스의 상승위치와 상기 지연된 클럭펄스 병렬 발생수단으로부터 입력되는 n개의 지연된 클럭펄스의 천이위치에 대한 위상관계를 각각 논리적으로 출력하여 클럭펄스 선택정보를 제공하는 순차논리 병렬 위상검출수단; 상기 지연된 클럭펄스 병렬 발생수단으로부터 (n-1)개의 지연된 클럭펄스를 입력받아 상기 순차논리 병렬 위상검출수단으로부터 입력되는 클럭펄스 선택정보에 따라 입력데이타의 천이 발생 시점에 가장 근접하여 하강천이가 발생하는 클럭펄스를 선택하여 리타이밍 클럭펄스로 출력하는 리타이밍 클럭펄스 선택수단; 외부로부터 입력되는 입력 데이타를 상기 리타이밍 클럭펄스 선택수단에서 리타이밍 클럭펄스를 선택하는 과정에서 소요된 시간만큼 보상 지연시켜 출력하는 시간지연 보상수단; 및 상기 리타이밍 클럭펄스 선택수단으로부터 입력되는 리타이밍 클럭펄스에 따라 상기 시간지연 보상수단으로부터 입력되는 시간보상된 지연 데이타를 리타이밍하여 리타이밍된 데이타(DR)를 외부로 출력하는 데이타 리타이밍수단을 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제2도는 본 발명에 따른 데이타 리타이밍 장치의 전체 블럭 구성도로서, 도면에서 11은 국부 클럭펄스 발생부, 12는 지연된 클럭펄스 병렬 발생부, 13은 입력데이타 천이검출부, 14는 순차논리 병렬 위상검출부, 15는 리타이밍 클럭펄스 선택부, 16은 시간지연 보상부, 17은 데이타 리타이밍부를 각각 나타낸다.
도면에서 보는 바와같이 데이타 리타이밍 장치에서 국부 클럭펄스 발생부(11)는 외부로부터 입력되는 2진데이타 비트속도에 비해 4배 이상의 주파수를 가지며 플립플롭의 셋업시간과 홀드 시간의 합보다는 큰 주기를 갖는 클럭펄스를 발생시켜 후술할 지연된 클럭펄스 병렬 발생부(12)로 보낸다.
상기 지연된 클럭펄스 병렬 발생부(12)는 외부에서 입력되는 클럭펄스를 상기 국부 클럭펄스 발생부(11)에서 발생된 국부 클럭펄스의 한 주기만큼씩 순차적으로 지연시켜 총 지연된 시간이 외부 입력 클럭펄스 한 주기보다 크게 한 n(n은 4이상의 자연수)개의 지연된 클럭펄스를 발생시킨 후 이를 후술할 순차논리 병렬 위상검출부(14)와 리타이밍 클럭펄스 선택부(15)로 각각 출력한다.
입력데이타 천이검출부(13)는 외부로부터 입력되는 2진 데이타에서 상승 및 하강천이가 발생할 때마다, 입력되는 데이타의 천이에 동기되게, 입력되는 데이타 단위 비트간격보다 작으나 플립플롭의 최소허용 클럭펄스 폭보다는 큰 펄스를 발생시켜 후술할 순차논리 병렬 위상검출부(14)로 출력한다.
상기 순차논리 병렬 위상검출부(14)는 상기 입력데이타 천이검출부(13)로부터 수신한 입력데이타 천이시 발생된 펄스의 상승위치와 상기 지연된 클럭펄스 병렬 발생부(12)에서 수신한 n개의 지연된 클럭펄스의 천이위치에 대한 위상관계를 각각 논리적으로 출력하여 클럭펄스 선택정보를 후술할 리타이밍 클럭펄스 선택부(15)로 출력한다.
상기 리타이밍 클럭펄스 선택부(15)는 상기 지연된 클럭펄스 병렬 발생부(12)로부터 (n-1)개의 지연된 클럭펄스를 수신하고 상기 순차 논리 병렬 위상검출부(14)로부터 (n-1)개의 지연된 클럭펄스에 대한 선택 정보를 수신하여,(n-1)개 지연된 클럭펄스중에서 입력데이타 천이위치와 지연된 클럭펄스의 천이위치의 차가 국부 클럭펄스의 한 주기 이내이고 입력데이타의 천이시점에 가장 근접하여 하강천이가 발생하는 지연된 클럭펄스를 선택하여 후술할 데이타 리타이밍부(17)로 출력한다.
시간지연 보상부(16)는 외부로부터 2진 데이타를 입력받아, 상기 리타이밍 클럭펄스 선택부(15)에서 리타이밍 클럭펄스를 선택하는 과정에서 지연된 시간만큼을 보상한, 지연된 데이타를 데이타 리타이밍부(17)로 출력한다.
상기 데이타 리타이밍부(17)는 상기 리타이밍 클럭펄스 선택부(15)로부터 리타이밍 클럭펄스를 수신하고, 상기 시간지연 보상부(16)로부터 시간보상된 지연 데이타를 수신하여 데이타를 리타이밍하여 출력한다.
제3도는 본 발명에 따른 국부 클럭펄스 발생부(11)의 일실시예인 링 발진기에 대한 세부 블럭도로서, 도면에서 21은 인버터, 22는 논리소자 게이트로 구성된 제1지연부(D1), 23은 발진기이다.
도면에서 보는 바와같은 국부 클럭펄스 발생부(11)는, 발진기(23)의 블럭을 인버터(21)를 통해 반전시킨후 인버터(21)의 출력을 논리 소자 게이트로 구성된 지연부(D1)에서 지연시키고 이 지연된 신호를 다시 인버터(21)에 입력함으로써 국부 클럭펄스를 발생시킨다.
제4a도는 본 발명에 따른 지연된 클럭펄스 병렬 발생부(12)의 회로도로서, 도면에서 31,32,33,…3(n-1),3n은 D 플립플롭이다.
도면에서 보는 바와같이 지연된 클럭펄스 병렬 발생부(12)는, 외부로부터 전송된 2진 데이타의 단위 비트간격과 같은 주기를 가지며 데이타와 임의의 상태 옵셋 위상을 갖는 외부 입력 클럭펄스(CP)가 입력되면 D 플립플롭{31,32,33,…,3(n-1),3n}에서는 상기 제3도의 국부 클럭펄스 발생부(11)에서 발생된 국부 클럭펄스(FT)로 FT의 1주기, 2주기, 3주기,…,(n-1)주기, n주기만큼씩 순차적으로 클럭펄스(CP)를 지연시켜 n개의 클럭펄스{CP1,CP2,CP3,…CP(n-1),CPn}를 발생시키는데, 이때 n은 'n×FT의 한 주기(TFT)＞CP이 한주기(TCP)'를 만족하는 4이상의 자연수이며, n개의 클럭펄스{CP1,CP2,CP3,…,CP(n-1),CPn}는 순차논리 병렬 위상검출부(14)로, (n-1)개의 클럭펄스{CP1,CP2,CP3,…,CP(n-1)}는 상기 제2도의 리타이밍 클럭펄스 선택부(15)로 각각 출력된다.
제4b도는 본 발명에 따른 지연된 클럭펄스 병렬 발생부(12)의 주요부분에 대한 신호 파형도로서, TCP(CP의 한주기)보다 큰 최소의 시간동안 국부 클럭펄스(FT)의 1주기 간격의 위상차를 갖는 n개의 클럭펄스가 발생함을 나타낸다.
제5a도는 본 발명에 따른 입력데이타 천이검출부(13)의 세부 클럭도로서, 도면에서 41은 배타적 OR 게이트, 42는 논리소자 게이트로 구성된 제2지연부(D2)이다.
도면에서 보는 바와같이 외부로부터 2진 데이타(D)가 입력되면, 논리소자 게이트로 구성된 제2지연부(D2)로 이를 지연시킨 후 배타적 OR 게이트(41)의 일입력으로 출력하고, 배타적 OR 게이트(41)는 외부 입력 2진 데이타(D)와 논리소자 게이트로 구성된 제2지연부(D2)을 통해 지연된 데이타(D')를 배타적으로 논리 합하여 외부 입력 2진 데이타(D)에서 상승 및 하강천이가 발생할 때마다 플립플롭의 최소 허용 클럭펄스 폭보다 큰 펄스(DT)를 발생시켜 상기 제2의 순차논리 병렬 위상검출부(14)로 출력한다.
제5b도는 본 발명에 따른 입력데이타 천이검출부(13)의 주요부분에 대한 신호 파형도로서, 외부 입력 2진 데이타(D)와 지연된 데이타(D') 및 데이타 천이시 발생하는 펄스(DT)간의 신호파형을 나타내는데, 데이타 천이시점과 DT의 상승시점의 위상차는 가능한 한 최소화 되도록 구성하여야 한다.
제6도는 본 발명에 따른 순차논리 병렬 위상 검출부(14), 리타이밍 클럭펄스 선택부(15), 시간 지연 보상부(16) 및 데이타 리타이밍부(17)의 세부 블럭도로서, 도면에서 511,512,…,51n은 D 플립플롭, 521,522,…,52(n-2),52(n-1)는 인버터, 531,532,533,…53(n-1),611,612,613,…61(n-1)는 논리합(OR) 게이트, 62는 (n-1)입력 논리곱(AND) 게이트를 각각 나타내며, 시간지연 보상부(16)와 데이타 리타이밍부(17)는 논리소자 게이트로 구성된 제3지연부(D3) 및 D 플립플롭으로 각각 구성되어 있다.
순차논리 병렬 위상검출부(14)에서 n개의 D 플립플롭{511,512,513,…,51(n-1),51n}은 상기 지연된 클럭펄스 병렬 발생부(12)로부터 출력된 지연된 n개월 클럭펄스{CP1,CP2,CP3,…,CP(n-1),CPn}를 각각의 데이타 입력단자로 입력받고, 상기 입력데이타 천이검출부(13)에서 출력된 펄스(DT)를 각각의 클럭펄스 입력단자로 입력받아 DT의 상승지점에서의 n개의 클럭펄스{CP1,CP2,CP3,…,CP(n-1),CPn}의 위상값을 논리레벨로 출력하며, (n-1)개의 인버터{521,522,…,52(n-1)}는 상기 (n-1)개 D 플립플롭 {512,513,…,51(n-1),51n}의 출력을 각각 반전시킨다.
(n-1)개의 논리합(OR)게이트 {531,532,533,…53(n-1)}의 i번째{i는 1에서 (n-1)중의 임의의 숫자} 논리합(OR)게이트(53i)는, 입력데이타에서 천이가 발생하는 시점(DT의 상승천이 시점)에서, CPi(국부 클럭펄스 FT에 의해 i주기만큼 지연된 클럭펄스)의 위상을 논리값으로 나타내는 D 플립플롭(51i)의 출력과 CP(i+1){국부 클럭펄스 FT에 의해 (i+1)주기만큼 지연된 클럭펄스}의 위상을 논리값으로 나타내는 D 플립플롭{51(i+1)}의 출력을 반전시킨 인버터(52i)의 출력을 논리합하여 리타이밍 클럭펄스 선택부(15)로 출력한다.
이때, i번째 논리합(OR) 게이트(53i)의 출력은 i번째 D 플립플롭(51i)의 출력과 (i+1)번째 D 플립플롭 {51(i+1)}의 출력을 인버팅한 부출력을 논리합하기 때문에, i번째 논리합(OR) 게이트(53i)의 출력이 논리레벨 "0"가 되는 경우는 i번째 D 플립플롭(51i)의 출력이 논리레벨 "0"이면서 (i+1)번째 D 플립플롭{51(i+1)}의 출력이 논리레벨 "1"일 때이며, 이 경우는 DT 펄스에서 상승천이가 발생한 시점(입력 데이타에서 천이가 발생한 시점) 바로 전에 CPi는 하강천이가 발생하였으며, DT 펄스에서 상승천이가 발생한 시점 바로후에 CP(i+1)는 하강천이가 발생하는 경우이다.
즉, CPi 또는 CP(i+1)는 입력데이타(D)에서 천이가 발생하는 시점에 가장 근접하여 하강천이를 발생시키는 클럭펄스로 입력데이타(D)를 리타이밍하는데 가장 타이밍마진이 큰 클럭펄스이다.
리타이밍 클럭펄스 선택부(15)는 상기 지연된 병렬 발생부(12)로부터 출력된 지연된 (n-1)개의 클럭펄스{CP1,CP2,CP3,…,CP(n-1)}와 상기 순차논리 병렬 위상검출부(14)의 (n-1)개의 논리합(OR) 게이트 {531,532,533,…,53(n-1)}에서 출력된 클럭펄스 선택정보를 (n-1)개의 논리합(OR) 게이트{611,612,613,…,61(n-1)}를 통해, i번째 논리합(OR) 게이트(61i)가 상기 순차논리 병렬 위상검출부(14)의 i번째 논리합(OR) 게이트(53i)의 출력이 논리레벨 "0"인 경우, 즉, CPi(국부 클럭펄스 FT에 의해 i주기만큼 지연된 클럭펄스)의 하강 천이시점에 데이타 천이시점 바로 앞에 있고, CP(i+1){국부클럭펄스 FT에 의해(i+1)주기만큼 지연된 클럭펄스}의 하강 천이시점은 데이타의 천이시점 바로 뒤에 있는 경우에 한하여, 지연된 클럭펄스 병렬 발생부(12)로부터 출력된 클럭펄스 CPi를 출력시키는 방식으로, (n-1)개의 지연된 클럭펄스 중 적어도 1개 이상의 클럭펄스를 선택한 후 이를 (n-1)입력 논리곱(AND) 게이트(62)에서 논리곱하여 리타이밍 클럭펄스를 발생시킨 후 데이타 리타이밍부(17)로 출력한다.
이때, 상기 지연된 클럭펄스 발생부(12)에서 n을 'n×TFT(국부 클럭펄스의 한 주기)＞TCP(외부 입력 클럭펄스의 한주기)'를 만족하는 4이상의 자연수로 선정하였기 때문에 상기 리타이밍 클럭펄스 선택부(15)의 (n-1)개의 논리합(OR) 게이트 {611,612,613,…,61(n-1)} 중 적어도 한 개 이상은 제7도에 도시된 바와 같이 입력데이타 눈모양의 중심에서 상승하는 클럭펄스를 반드시 출력한다.
시간지연 보상부(16)는 상기 리타이밍 클럭펄스 선택부(15)의 논리합(OR) 게이트(61i)와 (n-1)입력 논리합(AND) 게이트(62)에서 전달지연된 시간(DS)만큼 외부 입력 2진 데이타(D)를 논리소자 게이트로 구성된 제3지연부(D3)를 통해 지연시킨 후 보상지연된 데이타(DD)를 데이타 리타이밍부(17)로 출력한다.
데이타 리타이밍부(17)는 상기 시간지연 보상부(16)로부터 출력된 보상지연된 데이타(DD)를 데이타 입력 단자로 입력받고, 상기 리타이밍 클럭펄스 선택부(15)에서 출력된 리타이밍 클럭펄스를 클럭펄스 입력단자로 입력받아 데이타를 리타이밍한 후 출력한다.
제7도는 본 발명에 따른 디지탈 데이타 리타이밍 장치의 주요부분에 대한 신호파형의 예시도로, 상기 국부 클럭펄스 발생부(11)에서 발생된 국부 클럭펄스(FT)는 입력되는 2진 데이타(D)의 비트속도에 비해 6배의 주파수를 갖고, 상기 지연된 클럭펄스 병렬 발생부(12)는 외부 입력 클럭펄스(CP)를 국부 클럭펄스 (FT)의 한 주기 간격으로 순차적으로 지연시켜 7개의 지연된 클럭펄스 CP1,CP2,CP3,CP4,CP5,CP6,CP7를 발생시키고, 상기 리타이밍 클럭펄스 선택부(15)의 선택과정에서 리타이밍 클럭펄스가 지연된 시간과 상기 시간지연 보상부(16)에서 보상지연된 데이타(DD)의 지연시간을 같게 하였을 경우, 데이타 리타이밍부(16)에서 리타이밍 크럭펄스가 데이타 눈모양의 중심에서 데이타를 리타이밍함을 도시하고 있다.
본 발명은 상기와 같은 회로구성을 사용하여 기존의 데이타 리타이밍 장치와 짧은 거리로 전송되는 비트동기 장치를 대체하여 사용할 수 있게 하였을 뿐만 아니라, 종래의 기술에 비해 다음과 같은 장점을 갖고 있다.
첫째, 리타이밍 클럭펄스의 4배 이상의 임의의 주파수를 갖는 국부 클럭펄스만 요구되기 때문에 반도체 집적화가 가능하다.
둘째, n개의 지연된 클럭펄스의 총 지연시간을 충분히 길게 하면 광범위한 비트속도를 가진 데이타 리타이밍 장치에 응용이 가능하다.
셋째, 지터 및 원더를 흡수할 수 있다.
네째, 환경적 변화요소에 안정적으로 동작하며 반도체 기술이 발전하면 비트동기 구현에 응용할 수 있다.

Claims (4)

  1. 국부 클럭펄스(FT)를 발생하여 출력하는 국부 클럭펄스 발생수단(11) ; 외부에서 입력되는 클럭펄스(CP)를 상기 국부 클럭펄스 발생수단(11)으로부터 입력되는 국부 클럭펄스(FT)의 한 주기 만큼씩 순차적으로 지연시킨 n개(n; 4이상의 자연수)의 지연된 클럭펄스를 병렬로 출력하는 지연된 클럭펄스 병렬 발생수단(12); 외부에서 입력되는 입력데이타(D)에서 상승 및 하강천이가 발생할 때마다 입력 데이타의 단위 비트간격보다는 작으며 각 구성요소에 속한 플립플롭의 최소 허용 클럭펄스 폭 보다는 큰 펄스(DT)를 출력하는 입력데이타 천이검출수단(13); 상기 입력데이타 천이검출수단(13)으로부터 입력되는 입력데이타 천이시 발생된 펄스의 상승위치와 상기 지연된 클럭펄스 병렬 발생 수단(12)으로부터 입력되는 n개의 지연된 클럭펄스의 천이위치에 대한 위상관계를 각각 논리적으로 출력하여 클럭펄스 선택정보를 제공하는 순차논리 병렬 위상검출수단(14) ; 상기 지연된 클럭펄스 병렬 발생수단(12)으로부터 (n-1)개의 지연된 클럭펄스를 입력받아 상기 순차논리 병렬 위상검출수단(14)으로부터 입력되는 클럭펄스 선택정보에 따라 입력데이타의 천이발생시점에 가장 근접하여 하강천이가 발생하는 클럭펄스를 선택하여 리타이밍 클럭펄스로 출력하는 리타이밍 클럭펄스 선택수단(15); 외부로부터 입력되는 입력 데이타를 상기 리타이밍 클럭펄스 선택수단(15)에서 리타이밍 클럭펄스를 선택하는 과정에서 소요된 시간만큼 보상 지연시켜 출력하는 시간지연 보상수단(16) ; 및 상기 리타이밍 클럭펄스 선택수단(15)으로부터 입력되는 리타이밍 클럭펄스에 따라 상기 시간지연 보상수단(16)으로부터 입력되는 시간보상된 지연 데이타를 리타이밍하여 리타이밍된 데이타(DR)를 외부로 출력하는 데이타 리타이밍수단(17)을 구비하는 것을 특징으로 하는 고속데이타 전송에서의 디지탈 리타이밍 장치.
  2. 제1항에 있어서, 상기 국부 클럭펄스 발생수단(11)은, 외부로부터 입력되는 입력 데이타(D)의 비트속도에 비해 4배 이상의 임의 주파수를 가지며, 상기 플립플롭의 셋업(setup) 시간과 홀드(hold) 시간의 합보다 큰 주기를 갖는 국부 클럭펄스를 출력하도록 구성한 것을 특징으로 하는 고속데이타 전송에서의 디지탈 데이타 리타이밍 장치.
  3. 제1항에 있어서, 상기 지연된 클럭펄스 병렬 발생수단(12)은, n값으로, 'n×국부 클럭펄스(FT)의 한주기(TFT)＞외부 입력ㆍ클럭펄스(CP)의 한 주기(TCP)'를 만족하는 4이상의 자연수를 선택하며, 발생된 클럭펄스{CP2,CP2,CP3,…,CP(n-1),CPn}는 상기 순차논리 병렬 위상 검출수단(14)으로 그중 (n-1)개의 클럭펄스{CP1,CP2,…,CP(n-1)}는 상기 리타이밍 클럭펄스 선택수단(15)으로 각각 출력하는 n개의 D 플립플롭을 구비하는 것을 특징으로 하는 고속데이타 전송에서의 디지탈 리타이밍 장치.
  4. 제1항에 있어서, 상기 순차논리 병렬 위상검출수단(14)과 리타이밍 클럭펄스 선택수단(15)은, 상기 지연된 클럭펄스 병렬 발생수단(12)에서 출력된 국부 클럭펄스(FT)에 의해 i{i는 1에서 (n-1) 중의 임의의 숫자}주기만큼 지연된 클럭펄스(CPi)와 외부 입력 데이타(D) 사이의 위상을 비교하여 외부에서 입력되는 입력 데이타(D)에 천이가 발생하는 시점에 가장 근접하여 하강 천이가 발생하는 클럭펄스를 적어도 하나이상 선택한 후 합성하여 리타이밍 클럭펄스를 출력하도록 구성한 것을 특징으로 하는 고속데이타 전송에서의 디지탈 데이타 리타이밍 장치.
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