DE4142825A1 - Synchronisierter taktgenerator - Google Patents

Synchronisierter taktgenerator

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    • H03K2005/00234—Layout of the delay element using circuits having two logic levels

Description

Die Erfindung bezieht sich auf einen synchronisierten Takt­ generator (Takterzeugungsgerät bzw. Taktgenerator), der ein Hochfrequenz-Taktsignal liefern kann, das mit einem extern zugeführten, asynchronen Trigger-Eingangssignal synchro­ nisiert ist.
Das einzige bislang bekannte, herkömmliche Verfahren zum Verbessern der Synchronisationspräzision beim Ableiten eines Ausgangstakts, der mit einem asynchronen Trigger- bzw. Aus­ löse-Eingangssignal synchronisiert ist, bestand darin, die Frequenz eines Eingangs-Taktsignals zu erhöhen. So sollte beispielsweise zum Erzielen einer hohen Synchronisa­ tionspräzision von einer Nanosekunde ein Eingangs-Taktsignal verwendet werden, das eine Hochfrequenz von einem Gigahertz aufweist. Die Erhöhung der Frequenz des Eingangs-Taktsignals auf 1 Gigahertz führt jedoch zu Problemen, wie z. B. zur Erzeugung internen Rauschens und zur Erzeugung unerwünschter Strahlungen; ein derartiges Verfahren ist daher in der Praxis kaum ausführbar.
Darüber hinaus ist es nicht einfach, eine Schaltung, die ein Taktsignal mit einem Gigahertz erzeugt, und deren zugeord­ nete Frequenzteiler mittels einer herkömmlichen CMOS-Schal­ tungstechnik zu realisieren; hierzu sind vielmehr Spezial­ techniken erforderlich, wie z. B. eine Ultra­ hochgeschwindigkeitsbipolartechnik, die jedoch die Her­ stellungskosten des Geräts beträchtlich erhöht.
Fig. 18 zeigt anhand eines Blockschaltbilds den prinzi­ piellen Aufbau eines herkömmlichen synchronisierten Taktgen­ erators, während Fig. 19 mehrere Signalverläufe angibt, die zur Erläuterung der Betriebsweise des in Fig. 18 gezeigten Generators nützlich sind. Ein von einer Hochfrequenz- Taktsignalerzeugungsschaltung 102 erzeugtes Basis-Taktsignal CK wird sowohl einem Takt-Eingangsanschluß A eines Zählers 103 als auch einem Takt-Eingangsanschluß A eines Fre­ quenzteiler 104 zugeführt. Ein Trigger-Eingangsanschluß B des Zählers 103 empfängt als ein Zähl-Freigabesignal ein Triggersignal TR, das von einer Trigger-Signalquelle 105 stammt und über einen Trigger-Eingangsanschluß 100 angelegt wird. Das Triggersignal TR ist asynchron zum Taktsignal CK.
Unmittelbar nach einem in Fig. 19 mit t1 bezeichneten Über­ gang des Triggersignals TR von einem hohen Logikpegel H zu einem niedrigen Logikpegel L beginnt der Zähler 103 die An­ zahl der Taktimpulse des Hochfrequenz-Taktsignals CK aus der Hochfrequenz-Taktsignalerzeugungsschaltung 102 zu zählen. Wenn der Zählstand einen vorbestimmten Wert wie bei­ spielsweise 3 erreicht, erzeugt der Zähler 103 ein Fre­ quenzteilungs-Freigabesignal DE, das an einen Freigabesig­ nal-Eingangsanschluß B des Frequenzteilers 104 angelegt wird. Im Ansprechen auf das dem Freigabesignal-Eingangsan­ schluß B zugeführten Frequenzteilungs-Freigabesignal DE be­ ginnt der Frequenzteiler 104 mit der Frequenzteilung des Hochfrequenz-Taktsignals CK und erzeugt ein Ausgangs- Taktsignal CKout, das einen Übergang bzw. eine Flanke aufweist, der bzw. die alle vier Zyklen bzw. Takte bei­ spielsweise des Hochfrequenz-Taktsignals CK auftritt.
Bei dem vorbeschriebenen, herkömmlichen Taktgenerator wird das Ausgangs-Taktsignal CKout selbst dann in der gleichen zeitlichen Abfolge bzw. zum gleichen Zeitpunkt erzeugt, wenn der Übergang t1 des Triggersignals TR vom H- zum L-Pegel in­ nerhalb eines Bereichs T schwankt, wie dies mit den gestrichelten Pfeilen angedeutet ist. Um die Präzision in der Synchronisation des Ausgangs-Taktsignal CKout zu verbessern, muß daher die Frequenz des Hochfrequenz-Taktsig­ nals CK erhöht werden. Die Synchronisationspräzision wird demzufolge umso höher, je höher die Frequenz des Hochfre­ quenz-Taktsignals CK wird. Die gegenseitige Beziehung zwi­ schen diesen beiden Parametern kann somit dahingehend ausge­ drückt werden, daß die Synchronisationspräzision im wesentlichen proportional zur Periode bzw. Frequenz des Hochfrequenz-Taktsignals CK ist.
Der Erfindung liegt die Aufgabe zugrunde, einen synchro­ nisierten Taktgenerator zu schaffen, der ein eine hohe Syn­ chronisationspräzision aufweisendes Ausgangs-Taktsignal erzeugen kann, ohne hierzu auf die Verwendung eines eine höhere Frequenz aufweisenden Basis-Taktsignals angewiesen zu sein.
Diese Aufgabe wird erfindungsgemäß mit den im Anspruch 1 angegebenen Maßnahmen gelöst.
Der grundlegende Lösungsgedanke der Erfindung ist folglich darin zu sehen, daß ein Ausgangs-Taktsignal erzeugt wird, das unabhängig von der zeitlichen Beziehung zwischen dem An­ liegen des asynchronen Triggersignals und dem Basis-Taktsig­ nal um eine im wesentlichen konstante Zeit bezüglich einer Pegeländerung in einem asynchron zu dem Basis-Taktsignal an­ gelegten Triggersignal verschoben ist.
Erfindungsgemäß wird hierdurch erreicht, daß ein synchro­ nisierter Taktgenerator geschaffen wird, der ein Ausgangs- Taktsignal erzeugen kann, das selbst ohne die Verwendung einer Schaltung, die ein Taktsignal mit einer solch hohen Frequenz wie 1 Gigahertz erzeugt, eine Synchronisa­ tionsstörung (Jitter) aufweist, die nicht größer als unge­ fähr ± 1 nsec ist.
In einer Ausführungsform weist der erfindungsgemäße synchro­ nisierte Taktgenerator eine Verzögerungs-Takterzeugungs­ schaltung auf, die eine Vielzahl von in Reihe geschalteten Verzögerungselementen aufweist und eine Vielzahl von verzögerten Taktsignalen liefert, die aufeinanderfolgend verzögerte Versionen bzw. Arten eines angelegten Basis- Taktsignals sind. Der Taktgenerator umfaßt weiterhin eine Speichereinrichtung mit einer Vielzahl von Speicherelementen zum Speichern eines vorbestimmten logischen Pegels im Ansprechen auf eine Pegeländerung des Basis-Taktsignals oder der verzögerten Taktsignale, die nach dem Anliegen eines zu dem Basis-Taktsignal asynchronen Triggersignals auftreten. Ferner ist eine Taktauswahl-Logikschaltung vorgesehen, die von dem Ausgangssignal der Speichereinrichtung so gesteuert wird, daß sie zu einem Zeitpunkt, der den Zeitpunkt den An­ liegens des asynchronen Triggersignals am nächsten kommt, auftretende Änderung in den Taktsignalen einschließlich des Basis-Taktsignals und der verzögerten Taktsignale erfaßt und ein jeweils gewünschtes Taktsignal in Übereinstimmung mit der Erfassung des am nächsten liegenden Auftretens der Pegeländerung wählt. Das gewählte Taktsignal wird als syn­ chronisiertes Ausgangs-Taktsignal ausgegeben.
Bei einer bevorzugten Ausführungsform des erfindungsgemäßen synchronisierten Taktgenerators wird für die Speicherein­ richtung eine Vielzahl von Flip-Flops verwendet, von denen jedes ein jeweils zugeordnetes Signal aus der durch das Ba­ sis-Taktsignal und die verzögerten Taktsignale gebildeten Signalmenge sowie ein asynchron zu jedem der Taktsignale auftretendes Triggersignal empfängt und im Ansprechen auf eine nach dem Anliegen des asynchronen Triggersignals auftretende Pegeländerung in dem jeweils zugeordneten Basis­ oder verzögerten Taktsignal gesetzt oder zurückgesetzt wird. Die bei dieser bevorzugten Ausführungsform verwendete Taktauswahl-Logikschaltung umfaßt den jeweiligen Flip-Flops zugeordnete Logikschaltungen sowie eine Rückkopplungsein­ richtung. Eine dieser Logikschaltungen spricht auf das Aus­ gangssignal desjenigen Flip-Flops an, das zuerst gesetzt oder zurückgesetzt wird, um dasjenige Taktsignal zu wählen, welches zuerst dieses Flip-Flop gesetzt oder zurückgesetzt hat. Die Rückkopplungseinrichtung koppelt die Ausgangssig­ nale der Logikschaltungen zurück auf die Eingänge der zuge­ ordneten Flip-Flops, um zu erreichen, daß diese Flip-Flops ihren Zustand beibehalten. Die Taktauswahl-Logikschaltung kann so ausgebildet sein, daß sie ein gewünschtes Taktsignal wählt, das demjenigen Taktsignal vorausgeht oder nachfolgt, das als erstes eines der Flip-Flops gesetzt oder zurückge­ setzt hat.
Bei einem synchronisierten Taktgenerator gemäß einer wei­ teren bevorzugten Ausführungsform der Erfindung ist eine Vielzahl von Logikschaltungen den jeweiligen Flip-Flops zu­ geordnet. Diejenige Logikschaltung, die dem als erstes gesetzten oder zurückgesetzten Flip-Flop zugeordnet ist, führt einen logischen Ablauf für den Ausgang Q des zugeord­ neten Flip-Flops und den Ausgang Q eines der dem zugeord­ neten Flip-Flop vorausgehenden Flip-Flops durch und verwen­ det das Ergebnis dieses logischen Ablaufs dazu, um ein gewünschtes Signal aus dem Basis-Taktsignal und den verzögerten Taktsignalen zu wählen. Die Rückkopplungsein­ richtung koppelt die Ausgangssignale der jeweiligen Logikschaltungen zurück auf die zugeordneten Flip-Flops, um zu erreichen, daß diese ihren Zustand beibehalten.
Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigen:
Fig. 1 anhand eines Blockschaltbilds den prinzipiellen Aufbau eines ersten Ausführungsbeispiels des synchro­ nisierten Taktgenerators;
Fig. 2 ein Zeit- bzw. Taktdiagramm zur Erläuterung der Betriebsweise des in Fig. 1 gezeigten synchronisierten Taktgenerators;
Fig. 3 anhand eines Blockschaltbilds den prinzipiellen Aufbau eines zweiten Ausführungsbeispiels des synchro­ nisierten Taktgenerators;
Fig. 4 eine Ausführungsform einer Taktauswahlschaltung zur Verwendung für die in den Fig. 1 und 3 gezeigten synchronisierten Taktgeneratoren;
Fig. 5 eine Ausführungsform einer Schaltung zur Erfas­ sung von Änderungen in den Ausgangssignalen von Flip- Flops der in Fig. 4 gezeigten Taktauswahlschaltung;
Fig. 6 eine weitere Ausführungsform für eine Taktauswahlschaltung, die für die in den Fig. 1 und 3 gezeigten synchronisierten Taktgeneratoren verwendbar ist;
Fig. 7 anhand eines Blockschaltbilds ein drittes Aus­ führungsbeispiel des synchronisierten Taktgenerators;
Fig. 8 ein Zeitdiagramm zur Erläuterung der Be­ triebsweise des in Fig. 7 gezeigten synchronisierten Taktgenerators;
Fig. 9 eine Ausführungsform einer Taktauswahlschaltung, die für den in Fig. 7 gezeigten synchronisierten Takt­ generator verwendbar ist;
Fig. 10 eine Ausführungsform einer Schaltung zur Erfas­ sung von Änderungen in den Ausgangssignalen von Flip- Flops der in Fig. 9 gezeigten Taktauswahlschaltung;
Fig. 11 eine weitere Ausführungsform einer Taktauswahlschaltung, die für den in Fig. 7 gezeigten synchronisierten Taktgenerator verwendbar ist;
Fig. 12 anhand eines Blockschaltbilds einen synchro­ nisierten Taktgenerator gemäß einem vierten Ausführungs­ beispiel;
Fig. 13 ein Zeitdiagramm zur Erläuterung der Funktion des in Fig. 12 gezeigten synchronisierten Taktgenera­ tors, wobei keine Änderungen in der Betriebs­ geschwindigkeit zwischen den den Generator bildenden Komponenten vorliegen;
Fig. 14 ein Zeitdiagramm zur Erläuterung des Be­ triebsablaufs des in Fig. 12 gezeigten synchronisierten Taktgenerators für den Fall, daß Änderungen in der Be­ triebsgeschwindigkeit der den Generator bildenden Kompo­ nenten auftreten;
Fig. 15 und 16 anhand von Blockschaltbildern ein fünftes bzw. sechstes Ausführungsbeispiel des synchronisierten Taktgenerators;
Fig. 17 ein Zeitdiagramm zur Erläuterung der Be­ triebsweise des in Fig. 16 gezeigten synchronisierten Taktgenerators;
Fig. 18 anhand eines Blockschaltbilds den prinzipiellen Aufbau eines herkömmlichen synchronisierten Taktgenera­ tors; und
Fig. 19 ein Zeitdiagramm zur Erläuterung des Be­ triebsablaufs des in Fig. 18 gezeigten herkömmlichen synchronisierten Taktgenerators.
Gemäß Fig. 1 wird bei einem ersten Ausführungsbeispiel des Taktgenerators bzw. Taktsignalgenerators einem Takt-Ein­ gangsanschluß 2 ein von einer Taktsignalquelle 108 erzeugtes Basis-Taktsignal C1 zugeführt und hierdurch an den Ein­ gangsanschluß eines ersten Verzögerungselements 211 an­ gelegt. Dieses erste Verzögerungselement 211 bildet mit weiteren Verzögerungselementen 212 bis 215 eine einen verzögerten Takt erzeugende Schaltung, die nachfolgend als Verzögerungstakt-Erzeugungsschaltung bezeichnet wird. Ob­ gleich in Fig. 1 lediglich fünf derartiger Verzögerungsele­ mente 211 bis 215 gezeigt sind, kann die Verzögerungstakt- Erzeugungsschaltung selbstverständlich auch aus einer an­ deren Zahl solcher Verzögerungselemente bestehen. Ein verzögertes Taktsignal DC1 aus dem Verzögerungselement 211 wird dem Verzögerungselement 212 zugeführt, welches dadurch ein verzögertes Taktsignal DC2 liefert. In ähnlicher Weise werden die von den jeweiligen Verzögerungselementen 212 bis 215 ausgegebenen verzögerten Signale DC2 bis DC5 dem Eingang des jeweils nachfolgenden Verzögerungselements zugeführt. Bei den Verzögerungselementen kann es sich beispielsweise um Pufferverstärker handeln.
Das von dem Verzögerungselement 211 ausgegebene verzögerte Taktsignal DC1 wird einen in negativer Logik ausgeführten Takt-Eingangsanschluß T eines Flip-Flops 201 zugeführt. Das von dem Verzögerungselement 212 ausgegebene verzögerte Taktsignal DC2 wird demgegenüber einem ebenfalls in nega­ tiver Logik ausgeführten Takt-Eingangsanschluß T eines Flip- Flops 202 zugeführt. In ähnlicher Weise werden die von den jeweiligen Verzögerungselementen 213, 214 und 215 ausgegebe­ nen, verzögerten Taktsignale DC3, DC4 und DC5 jeweiligen in negativer Logik ausgeführten Takt-Eingangsanschlüssen T entsprechender Flip-Flops 203, 204 bzw. 205 zugeführt. Die verzögerten Taktsignale DC1 bis DC5 werden weiterhin einem Satz von Eingangsanschlüssen IN-1 einer Taktauswahlschaltung 221 zugeführt.
Eine Auslöse- bzw. Triggersignalquelle 109 führt Rücksetz- Eingangsanschlüssen R der jeweiligen Flip-Flops 201 bis 205 über einen Triggersignal-Eingangsanschluß 1 ein asynchrones Triggersignal TR zu. Ausgangssignale Q201 bis Q205 aus Daten-Ausgangsanschlüssen Q der jeweiligen Flip-Flops 201 bis 205 werden einem weiteren Satz von Eingangsanschlüssen IN-2 der Taktauswahlschaltung 221 zugeführt. Darüber hinaus werden von Ausgangsanschlüssen OUT der Taktauswahlschaltung 221 ausgegebene Ausgangssignale S201D bis S205D einem je­ weils zugeordneten Daten-Eingangsanschluß D eines jeweils entsprechenden der Flip-Flops 201 bis 205 zugeführt.
Wie bereits erwähnt, ist es möglich, mehr Verzögerungsele­ mente und Flip-Flops vorzusehen, als in Fig. 1 gezeigt sind; Verzögerungselemente, die dem Verzögerungselement 215 nach­ folgen, sowie Flip-Flops, die dem Flip-Flop 205 nachgeschal­ tet sind, sind jedoch weder gezeigt noch erläutert.
Nachfolgend wird die Funktionsweise des in Fig. 1 gezeigten Taktgenerators unter Bezugnahme auf das in Fig. 2 gezeigte Zeitdiagramm näher erläutert. Wie aus Fig. 2 hervorgeht, wird das Basis-Taktsignal C1 durch die Verzögerungselemente 211 bis 215 um eine vorbestimmte Zeit bzw. Zeitspanne aufeinanderfolgend verzögert, so daß die verzögerten Taktsignale DC1 bis DC5 erzeugt werden.
Es sei nun angenommen, daß im Triggersignal TR zu einem mit t1 bezeichneten Zeitpunkt ein Übergang bzw. Flankenwechsel vom H-Pegel zum L-Pegel auftritt. Hierdurch wird der je­ weilige Rücksetz-Eingangsanschluß R aller Flip-Flops 201 bis 205 auf den L-Pegel gebracht, so daß diese Flip-Flops freigegeben werden. Im Ansprechen auf die fallenden Flanken der ihrem jeweiligen Taktsignal-Eingangsanschluß T zuge­ führten Taktsignale beginnen die Flip-Flops 201 bis 205 Daten in sich aufzunehmen. Als in den verzögerten Taktsig­ nalen DC1 und DC2 des Verzögerungselements 211 bzw. 212 fal­ lende Flanken E1 und E2 aufgetreten sind, hat sich das Trig­ gersignal TR noch auf dem H-Pegel befunden, weshalb die Flip-Flops 201 und 202 nicht arbeiten konnten. Die Flip- Flops 201 und 202 können jedoch dann arbeiten, wenn darauf­ folgende fallende Flanken E6 und E7 in dem verzögerten Taktsignal DC1 bzw. DC2 auftreten, und folglich die Pegel der zum Zeitpunkt des Auftretens der Flanken E6 und E7 an ihrem jeweiligen Daten-Eingangsanschluß D anliegenden Sig­ nale als ihre entsprechenden Ausgangssignale Q201 bzw. Q202 ihrem jeweiligen Ausgangsanschluß Q zuführen. Wie später noch erläutert werden wird, befinden sich die Daten-Ein­ gangsanschlüsse D der Flip-Flops 201 und 202 beim Auftreten der Flanken E6 und E7 auf dem H-Pegel bzw. dem L-Pegel.
Zu dem Zeitpunkt, bei dem fallende Flanken E3, E4 und E5 in den verzögerten Taktsignalen DC3, DC4 und DC5 aus den Verzögerungselementen 213, 214 bzw. 215 auftreten, befindet sich das Triggersignal TR auf dem L-Pegel, wodurch die Flip- Flops 203, 204 und 205 die beim Auftreten der jeweiligen fallenden Flanken E3, E4 und E5 an ihrem jeweiligen Daten- Eingangsanschluß D anliegenden Pegel als jeweiliges Aus­ gangssignal Q203, Q204 bzw. Q205 ihrem Ausgangsanschluß Q zuführen. Da die dem Daten-Eingangsanschluß D des jeweils zugeordneten Flip-Flops 201, 202, 203, 204 bzw. 205 zuge­ führten Ausgangssignale S201D bis S205D der Taktauswahlschaltung 221 anfänglich alle den H-Pegel aufweisen, befinden sich die Ausgangssignale Q203 bis Q205 der Flip-Flops 203 bis 205 alle auf dem H-Pegel, wie später noch genauer erläutert werden wird.
Die Taktauswahlschaltung 221 erfaßt dasjenige verzögerte Taktsignal, das demjenigen der Ausgangssignale Q201 bis Q205 der Flip-Flops 201 bis 205 entspricht, welches als erstes ansteigt, d. h. dasjenige der verzögerten Taktsignale DC1 bis DC5 (nämlich im Falle des in den Fig. 1 und 2 gezeigten Aus­ führungsbeispiels das verzögerte Taktsignal DC3), dessen steigende Flanke zeitlich der fallenden Flanke des Trig­ gersignals TR am nächsten liegt. Die Taktauswahlschaltung 221 wählt in Übereinstimmung mit den erfaßten verzögerten Taktsignalen ein gewünschtes Taktsignal aus einem der verzögerten Taktsignale DC1 bis DC5 aus (nämlich im Falle des in den Fig. 1 und 2 gezeigten Ausführungsbeispiels das Signal DC3), und gibt dieses als ein synchronisiertes Taktsignal S3 an einen Synchronisationstakt-Ausgangsanschluß 3 ab. Darüber hinaus setzt die Taktauswahlschaltung 221 die Pegel an den Daten-Eingangsanschlüssen D der Flip-Flops 201 bis 205 derart, daß der gewählte Zustand aufrechterhalten bleibt. Der genaue Aufbau der Taktauswahlschaltung 221 wird später im Detail beschrieben.
In Fig. 3 ist ein schematisches Blockschaltbild eines zweiten Ausführungsbeispiels des synchronisierten Taktgen­ erators gezeigt.
Der synchronisierte Taktgenerator gemäß dem zweiten Aus­ führungsbeispiel unterscheidet sich von dem des ersten Aus­ führungsbeispiels lediglich darin, daß das asynchrone Trig­ gersignal TR anstelle den Rücksetz-Eingangsanschlüssen einem jeweiligen Setz-Eingangsanschluß S der Flip-Flops 201 bis 205 zugeführt wird, daß die an dem Satz der Ausgangsan­ schlüsse OUT der Taktauswahlschaltung 221 erscheinenden Aus­ gangssignale in ihrer Polarität invertierte Versionen der in Fig. 2 gezeigten Ausgangssignale S201D bis S205D sind, und daß die Ausgangssignale der Flip-Flops 201 bis 205 bezüglich ihrer Polarität invertierte Versionen der in Fig. 2 gezeigten Ausgangssignale Q201 bis Q205 sind. Dementsprechend sind in Fig. 3 für Komponenten und Funk­ tionseinheiten, die denen des in Fig. 1 gezeigten Generators entsprechen, mit den gleichen Bezugszeichen und Symbolen versehen, wobei weiterhin auf eine nochmalige Beschreibung verzichtet wird.
Bei dem ersten und zweiten in Fig. 1 bzw. 3 gezeigten Aus­ führungsbeispiel ändern sich die Zustände der Ausgangssig­ nale Q201 bis Q205 der Flip-Flops 201 bis 205 selbst dann nicht, wenn der Zeitpunkt der Triggerung durch das asyn­ chrone Triggersignal TR innerhalb eines Zeitbereichs T schwankt, wie dies mittels der unterbrochenen Linien in Fig. 2 angedeutet ist, wodurch erreicht wird, daß das synchro­ nisierte Taktsignal S3 unter einer festen Zeitsteuerung erzeugt wird. Mit anderen Worten, die Synchronisationspräzi­ sion des Taktgenerators kann an die durch ein jeweiliges Verzögerungselement 211 bis 215 vorgegebenen Zeitverzögerung angenähert werden, oder sie kann ungefähr durch folgende Beziehung ausgedrückt werden: "Synchronisationspräzision = von einem einzelnen Verzögerungselement gelieferte Verzögerungszeit".
Auf dem Gebiet der integrierten Halbleiterschaltungen ist es leicht möglich, die von einem einzelnen Verzögerungselement gelieferte Verzögerungszeit auf eine Nanosekunde oder kleiner festzulegen, so daß im Vergleich zu herkömmlichen Generatoren erfindungsgemäß eine wesentlich höhere Synchro­ nisationspräzision erzielbar ist.
Fig. 4 zeigt anhand eines Blockschaltbilds eine Ausführungs­ form der Taktauswahlschaltung 221, die für die in den Fig. 1 und 3 gezeigten synchronisierten Taktgeneratoren verwendbar ist. Gemäß Fig. 4 werden die Ausgangssignale Q201 bis Q205 der Flip-Flops 201 bis 205 über einen Satz von Eingangsan­ schlüssen IN-2 der Taktauswahlschaltung 221 einer Flip-Flop- Ausgangsübergangs-Erfassungsschaltung 301 zugeführt, deren Ausgänge mit jeweiligen Gateanschlüssen G zur Steuerung des Leitungszustands von Schaltern 311 bis 315 verbunden sind. Die von den Verzögerungselementen 212 bis 216 (wobei das Element 216 in den Fig. 1 und 3 nicht gezeigt ist) aus­ gegebenen verzögerten Taktsignale DC2 bis DC6 (wobei das Signal DC6 in Fig. 2 nicht gezeigt ist) werden über einen Satz von Eingangsanschlüssen IN-1 den Eingangsanschlüssen der jeweils zugeordneten Schalter 311 bis 315 zugeführt, während die jeweiligen Ausgangsanschlüsse der Schalter 311 bis 315 an die Eingänge einer Mehrfacheingangs-ODER-Schal­ tung 321 angeschlossen sind, deren Ausgang mit dem Synchro­ nisationstaktsignal-Ausgangsanschluß 3 verbunden ist. Aus­ gangssignale S201D bis S205D der Flip-Flop-Ausgangsüber­ gangs-Erfassungsschaltung 301 werden zu den Daten-Ein­ gangsanschlüssen D der in Fig. 1 oder 3 gezeigten Flip-Flops 201 bis 205 zurückgeführt.
Fig. 5 zeigt das Schaltbild einer Ausführungsform der Flip- Flop-Ausgangsübergangs-Erfassungsschaltung 301, welche Teil der Taktauswahlschaltung 221 ist. Das Ausgangssignal eines von zwei benachbarten Flip-Flops unter den Flip-Flops 201 bis 205 wird invertiert, während das Ausgangssignal des an­ deren Flip-Flops nicht invertiert wird, wobei dieses Signal­ paar an die Eingänge einer jeweils zugeordneten von in­ vertierenden UND-Schaltungen (NAND-Schaltungen) 501 bis 505 angelegt wird. Wenn eines der jeder invertierenden UND-Schaltung zugeführten Signale sich auf dem L-Pegel befindet und wenn das andere Signal den H-Pegel aufweist, erzeugt die betreffende invertierende UND-Schaltung ein Ausgangssignal mit dem L-Pegel, während sie andernfalls ein Ausgangssignal mit dem H-Pegel erzeugt. Die entsprechenden Ausgangssignale S311 bis S315 der invertierenden UND-Schaltungen 501 bis 505 werden als die erwähnten Signale S201D bis S205D den Daten- Eingangsanschlüssen T dem jeweils zugeordneten der in Fig. 1 gezeigten Flip-Flops 201 bis 205 zugeführt. Im Falle des in Fig. 3 gezeigten Generators werden die Signale S311 bis S315 invertiert und erst daraufhin den Daten-Eingangsanschlüssen D der Flip-Flops 201 bis 205 als Signale S201D bis S205D zugeführt.
Nachfolgend wird der Betriebsablauf der in Fig. 4 Taktauswahlschaltung 221 sowie die Funktionsweise der in Fig. 5 gezeigten Flip-Flop-Ausgangsübergangs-Erfassungs­ schaltung 301 näher erläutert. In der Flip-Flop-Aus­ gangsübergangs-Erfassungsschaltung 301 wird eines der Aus­ gangssignale zweier benachbarter Flip-Flops nach seiner In­ vertierung und das andere dieser beiden Ausgangssignale in unveränderter Form bzw. nicht-invertiert einer jeweils zuge­ ordneten der invertierenden UND-Schaltungen 501 bis 505 zugeführt. Nur eine einzige der invertierenden UND-Schaltun­ gen 501 bis 505, die sowohl ein Signal mit dem L-Pegel als auch ein Signal mit dem H-Pegel empfängt, erzeugt ein Aus­ gangssignal mit einem L-Pegel. Es sei angemerkt, daß an­ fänglich alle Ausgangssignale S311 bis S315 der invertieren­ den UND-Schaltungen 501 bis 505 einen H-Pegel aufweisen. Das betreffende, den L-Pegel aufweisende Ausgangssignal macht denjenigen der Schalter 311 bis 315 leitend, an den es an­ gelegt wird. Bei dem in Fig. 2 gezeigten Beispiel liefert die invertierende UND-Schaltung 502 das Ausgangssignal S312 mit dem L-Pegel, wodurch der Schalter 312 eingeschaltet wird. Wenn einer der in Fig. 4 gezeigten Schalter 311 bis 315 leitend wird bzw. durchschaltet, wird das entsprechende der verzögerten Taktsignale DC1 bis DC5 (bei dem in Fig. 2 gezeigten Beispiel das verzögerte Taktsignal DC3) über den leitenden Schalter dem Eingang der ODER-Schaltung 321 zuge­ führt und erscheint am Ausgang der ODER-Schaltung 321 als das synchronisierte Taktsignal S3. Dieses wird daraufhin dem Synchronisationstakt-Ausgangsanschluß 3 zugeführt.
Das aus derjenigen invertierenden UND-Schaltung 502 kommende Signal, die dem leitenden Schalter 312 zugeordnet ist, wech­ selt im Ansprechen auf die Änderung des Ausgangssignals Q203 des Flip-Flops 203 vom L-Pegel auf den H-Pegel, worauf es als Signal S202D zum Daten-Eingangsanschluß D des Flip-Flops 202 zurückgeführt wird; das Ausgangssignal Q202 des Flip- Flops 202 bleibt daher selbst dann auf dem L-Pegel, wenn die nächste fallende Flanke E7 im verzögerten Taktsignal DC2 er­ scheint, wie dies in Fig. 2 gezeigt ist, wodurch schließlich das Ausgangssignal der invertierenden UND-Schaltung 502 auf dem L-Pegel bleibt.
Fig. 6 zeigt eine weitere Ausführungsform der Taktauswahlschaltung 221. Diese Schaltung unterscheidet sich von der in Fig. 4 gezeigten Anordnung in der Art und Weise der Ankopplung der verzögerten Taktsignale an die Schalter. Im einzelnen sind die verzögerten Taktsignale DC1 bis DC5 an die Eingangsanschlüsse von jeweiligen Schaltern 311 bis 315 angelegt. Der übrige Teil der Schaltung entspricht demge­ genüber der in Fig. 4 gezeigten Anordnung.
Bei der in Fig. 6 gezeigten Taktauswahlschaltung unterschei­ det sich das an dem Synchronisationstakt-Ausgangsanschluß 3 abgegebene synchronisierte Taktsignal S3 von dem von der in Fig. 4 gezeigten Schaltung gelieferten Signal S3, wenn die gleichen zeitlichen Bedingungen gegeben sind bzw. der gleiche zeitliche Ablauf vorliegt. So wird beispielsweise unter derjenigen zeitlichen Bedingung, bei der von der in Fig. 4 gezeigten Schaltung das verzögerte Taktsignal DC2 gewählt wird, von der in Fig. 6 gezeigten Schaltung das verzögerte Taktsignal DC1 gewählt. Im Gegensatz zu dem von der Schaltung der Fig. 4 gewählten verzögerten Taktsignal DC3 wird von der Schaltung der Fig. 6 das verzögerte Taktsignal DC2 gewählt. Dementsprechend kann dasjenige verzögerte Taktsignal, das am Synchronisationstakt-Aus­ gangsanschluß 3 als synchronisiertes Taktsignal S3 abgegeben wird, um eins verschoben werden. Daher kann durch Änderung der jeweiligen Kopplung zwischen den verzögerten Taktsig­ nalen und den Schaltern ein jeweils gewünschtes unter den verzögerten Taktsignalen als synchronisiertes Taktsignal S3 am Synchronisationstakt-Ausgangsanschluß 3 abgeleitet wer­ den.
Mittels der in Fig. 4 gezeigten Schaltungsanordnung ist es nicht möglich, das von dem ersten Verzögerungselement 211 ausgegebene verzögerte Taktsignal DC1 als synchronisiertes Taktsignal S3 zu wählen, während die in Fig. 6 gezeigte Schaltungsanordnung demgegenüber nicht in der Lage ist, das verzögerte Taktsignal aus dem letzten Verzögerungselement zu wählen. Die Schaltung der Fig. 4 kann jedoch so modifiziert werden, daß sie in der Lage ist, als synchronisiertes Taktsignal S3 ein in Phase mit dem verzögerten Taktsignal DC1 befindliches verzögertes Taktsignal zu wählen, und zwar indem eine Anzahl von Verzögerungselementen derart einge­ setzt wird, daß dem Basis-Taktsignal C1 ein Verzögerungsbe­ trag eingeprägt wird, der gleich lang oder länger als eine Periode des Taktsignals ist, so daß ein derartiges In-Phase- Taktsignal nach dem verzögerten Taktsignal DC5 auftritt. Unter Verwendung einer Anzahl von Verzögerungselementen in der Weise, daß ein die Periode des Basis-Taktsignals C1 übersteigender Verzögerungsbetrag eingeprägt wird, so daß ein in Phase mit dem von dem letzten Verzögerungselement gelieferten verzögerten Taktsignal befindliches verzögertes Taktsignal vor dem verzögerten Taktsignal aus dem letzten Verzögerungselement auftreten kann, ist es bei der in Fig. 6 gezeigten Anordnung möglich, dasjenige verzögerte Taktsignal als synchronisiertes Taktsignal S3 zu wählen, das sich in Phase mit dem letzten verzögerten Taktsignal befindet.
Bei den bislang beschriebenen Ausführungsbeispielen wurde die effektive Flanke der Taktsignale an den Takt-Eingangsan­ schlüssen T der Flip-Flops 201 bis 205 als abfallende Flanke erläutert, jedoch ist es möglich, statt dessen eine ansteigende Flanke zu verwenden.
Darüber hinaus ist die Ankopplung der verzögerten Taktsig­ nale an die Schalter nicht auf die in den Fig. 4 und 6 gezeigten Anordnungen beschränkt.
Bei den bislang beschriebenen Ausführungsbeispielen wird ein gewünschtes verzögertes Taktsignal als synchronisiertes Taktimpuls-Ausgangssignal gewählt, indem dasjenige verzögerte Taktsignal verwendet wird, das einen Übergang (Flanke) enthält, der nach und zeitlich am nächsten zu einem Übergang (Flanke) in dem Triggersignal TR auftritt, welches dem asynchronen Triggersignal-Eingangsanschluß 1 zugeführt wird. Zur Wahl eines jeweils gewünschten verzögerten Taktsignals als synchronisiertes Taktsignal S3 kann jedoch auch ein verzögertes Taktsignal verwendet werden, das einen Übergang enthält, der vor und zeitlich am nächsten zu einem Übergang im asynchronen Triggersignal TR auftritt. Alterna­ tiv dazu kann zur Wahl eines gewünschten verzögerten Taktsignals als synchronisiertes Taktsignals S3 jedes verzögerte Taktsignal verwendet werden, das in zeitlicher Beziehung am nächsten zu einem Übergang im asynchronen Trigggersignal TR liegt, und zwar unabhängig davon, ob es vor oder nach dem Übergang des Triggersignals auftritt.
Fig. 7 zeigt anhand eines Blockschaltbilds ein drittes Aus­ führungsbeispiels des synchronisierten Taktgenerators. Den aus einer Taktsignalquelle 108 an einen Basis-Taktein­ gangsanschluß 2 angelegtes Basis- bzw. Grund-Taktsignal C1 wird dem Eingang eines eine erste Stufe bildenden Verzögerungselements 211 einer Verzögerungstakt-Erzeugungs­ schaltung zugeführt. Ein von dem Verzögerungselement 211 ausgegebenes verzögertes Taktsignal DC1 wird dem Eingang eines die nächste Stufe bildenden Verzögerungselements 212 zugeführt, usw. Das an dem Eingangsanschluß 2 anliegende Ba­ sis-Taktsignal C1 wird daher aufeinanderfolgend durch die Verzögerungselemente 211 bis 215 der Verzögerungstakt-Erzeu­ gungsschaltung verzögert.
Das verzögerte Taktsignal DC1 aus dem Verzögerungselement 211 wird an einen Daten-Eingangsanschluß D eines Flip-Flops 201 angelegt, während ein von dem Verzögerungselement 212 ausgegebenes verzögertes Taktsignal DC2 an einen Daten-Ein­ gangsanschluß D eines Flip-Flops 202 angelegt wird. In entsprechender Weise werden alle von den jeweiligen Verzögerungselementen 211 bis 215 ausgegebenen verzögerten Taktsignale DC1 bis DC5 dem Daten-Eingangsanschluß des je­ weils zugeordenten der Flip-Flops 201 bis 205 zugeführt. Die verzögerten Taktsignale DC1 bis DC5 werden weiterhin einem Satz von Eingangsanschlüssen IN-1 einer Taktauswahlschaltung 221 zugeführt.
Ein an einen Triggersignal-Eingangsanschluß 1 angelegtes, aus einer Triggersignalquelle 109 stammendes asynchrones Triggersignal TR wird dem in negativer Logik ausgeführten Takt-Eingangsanschluß T jedes der Flip-Flops 201 bis 205 zugeführt. Ein von einer Rücksetzsignalquelle 110 erzeugtes und an einen Rücksetzsignal-Eingangsanschluß 4 angelegtes Rücksetzsignal RS wird einem Rücksetz-Eingangsanschluß R jedes Flip-Flops 201 bis 205 zugeführt. Ausgangssignale Q201 bis Q205 aus Daten-Ausgangsanschlüssen Q der Flip-Flops 201 bis 205 werden einem weiteren Satz von Eingangsanschlüssen IN-2 der Taktauswahlschaltung 221 zugeführt.
Bei der in Fig. 7 gezeigten Schaltung kann eine größere An­ zahl von Verzögerungselementen und Flip-Flops als gezeigt verwendet werden, jedoch sind Verzögerungselemente, die dem Verzögerungselement 215 nachfolgen, sowie Flip-Flops, die dem Flip-Flop 205 nachfolgen, nicht dargestellt.
Nachfolgend wird unter Bezugnahme auf das in Fig. 8 gezeigte Takt- bzw. Zeitdiagramm die Betriebsweise des in Fig. 7 gezeigten Taktgenerators näher erläutert. Das Basis-Taktsig­ nal C1 wird von den Verzögerungselementen 211 bis 215 um eine vorbestimmte Zeitspanne derart aufeinanderfolgend verzögert, daß die verzögerten Taktsignale DC1 bis DC5 erzeugt werden.
Die Flip-Flops 201 bis 205 werden freigegeben bzw. ak­ tiviert, wenn das Rücksetzignal RS zu einem Zeitpunkt t1 den L-Pegel annimmt, wodurch die Rücksetz-Eingangsanschlüsse R der Flip-Flops 201 bis 205 auf einen L-Pegel gebracht wer­ den.
Wenn gemäß der Darstellung in Fig. 8 im asynchronen Trig­ gersignal TR ein Übergang von H-Pegel zum L-Pegel auftritt, nehmen die jeweiligen Flip-Flops 201 bis 205 die momentan an ihren Daten-Eingangsanschlüssen D anliegenden Daten bzw. Signale auf. Zu diesem Zeitpunkt sind die verzögerten Taktsignale DC1 und DC2, welche die Ausgangssignale der Verzögerungselemente 211 und 212 darstellen, auf einem L-Pegel, wohingegen die die Ausgangssignale der Verzögerungs­ elemente 213, 214 und 215 darstellenden verzögerten Taktsig­ nale DC3, DC4 und DC5 einen H-Pegel aufweisen. Die Aus­ gangssignale Q201 bis Q205 der Flip-Flops 201 bis 205 haben daher den in Fig. 8 gezeigten Verlauf.
Die Taktauswahlschaltung 221 erfaßt dasjenige unter den verzögerten Taktsignalen DC1 bis DC5, das denjenigen der Ausgangssignale Q201 bis Q205 der Flip-Flops 201 bis 205 entspricht, das den als erstes auftretenden, ins Positive gehenden Übergang bzw. die früheste steigende Flanke aufweist, oder aber dasjenige der verzögerten Taktsignale, das den zeitlich dem Übergang im asynchronen Triggersignal TR am nächsten liegenden Übergang aufweist. Bei dem in den Fig. 7 und 8 dargestellten Ausführungsbeispiel ist das zu wählende verzögerte Taktsignal das Signal DC3. Daraufhin wählt die Taktauswahlschaltung 221 unter Verwendung des er­ faßten verzögerten Taktsignals ein jeweils gewünschtes unter den verzögerten Taktsignalen DC1 bis DC5 und liefert dieses Signal als ein synchronisiertes Taktsignal S3 an seinen Syn­ chronisationstakt-Ausgangsanschluß 3. Das als synchro­ nisiertes Taktsignal S3 gewählte verzögerte Taktsignal ist bei dem in den Fig. 7 und 8 gezeigten Ausführungsbeispiel das Taktsignal DC3. Die Taktauswahlschaltung 221 wird später im einzelnen beschrieben.
Bei dem in den Fig. 7 und 8 gezeigten Ausführungsbeispiel ändern sich die Zustände der Ausgangssignale Q201 bis Q205 der Flip-Flops 201 bis 205 selbst dann nicht, wenn der Über­ gang im asynchronen Triggersignal TR zeitlich innerhalb eines in Fig. 8 mit unterbrochenen Linien angedeuteten Be­ reichs T variiert, wodurch das synchronisierte Taktsignal S3 in der gleichen Zeitsteuerung geliefert werden kann. Die Präzision bei der Synchronisation kann folglich an die Größenordnung der durch eines der Verzögerungselemente 211 bis 215 gelieferten Verzögerung angenähert werden. Die bei der Synchronisation erzielbare Genauigkeit kann daher unge­ fähr ausgedrückt werden durch die Beziehung: "Synchronisationspräzision = von einem einzelnen Verzögerungselement gelieferte Verzögerungszeit".
Auf dem Gebiet der integrierten Halbleiterschaltungen ist es leicht, eine von einem einzelnen Verzögerungselement erzeugte Verzögerungszeit auf einen Wert von einer Nanosekunde oder kleiner einzustellen, so daß durch den erfindungsgemäßen Taktgenerator eine wesentliche höhere Syn­ chronisationspräzision als im Stand der Technik erzielbar ist.
Fig. 9 zeigt anhand eines Blockschaltbilds eine Ausführungs­ form der Taktauswahlschaltung 221, die für den in Fig. 7 gezeigten synchronisierten Taktgenerator verwendbar ist. Gemäß Fig. 9 werden die Ausgangssignale Q201 bis Q205 aus den Flip-Flops 201 bis 205 einem Satz von Eingangsan­ schlüssen IN-1 der Taktauswahlschaltung 221 zugeführt und infolgedessen an eine Flip-Flop-Ausgangsübergangs-Erfas­ sungsschaltung 301 angelegt, deren Ausgangssignale an die Gateanschlüsse G von Schaltern 311 bis 315 zur Steuerung des Leitungszustands derselben angelegt werden. Die verzögerten Taktsignale DC2 bis DC6, welche die Ausgangssignale der Verzögerungselemente 212 bis 216 darstellen (wobei das Verzögerungselement 216 in Fig. 7 nicht gezeigt ist), werden über einen Satz von Eingangsanschlüssen IN-2 den Eingangsan­ schlüssen der Schalter 311 bis 315 zugeführt. Die jeweiligen Ausgänge der Schalter 311 bis 315 sind an die Eingänge einer Mehrfacheingangs- oder -Schaltung 321 angeschlossen, deren Ausgang wiederum an dem Synchronisationstakt-Ausgangsan­ schluß 3 angeschlossen ist.
Fig. 10 zeigt das Schaltbild einer Ausführungsform einer Flip-Flop-Ausgangsübergangs-Erfassungsschaltung 301, welche ein Teil der in Fig. 9 gezeigten Taktauswahlschaltung 221 ist. Gemäß Fig. 10 werden die Ausgangssignale von jeweils zwei benachbarten unter den Flip-Flops 201 bis 205 einer jeweils zugeordneten von invertierenden UND-Schaltungen 501 bis 505 zugeführt, wobei eines der Ausgangssignale in­ vertiert und das andere nicht invertiert wird. Die in­ vertierenden UND-Schaltungen erzeugen jeweilige Ausgangssig­ nale S311 bis S315, die dann einen L-Pegel aufweisen, wenn ihre beiden Eingangssignale einen L-Pegel bzw. einen H-Pegel aufweisen, und die andernfalls einen H-Pegel aufweisen.
Nachfolgend wird die jeweilige Funktion der in Fig. 9 gezeigten Taktauswahlschaltung 221 sowie der die Fig. 10 gezeigten Flip-Flop-Ausgangsübergangs-Erfassungsschaltung 301 näher erläutert. Die Flip-Flop-Ausgangsübergangs-Erfas­ sungsschaltung 301 vergleicht die invertierten und nicht-in­ vertierten Ausgangssignale zweiter benachbarter Flip-Flops mittels einer jeweils zugeordneten der invertierenden UND-Schaltungen 501 bis 505. Eine dieser invertierenden UND-Schaltungen 501 bis 505 erzeugt ein den L-Pegel aufweisendes Signal, wenn es an seinen Eingängen gleichzeitig Signale mit einem L- und einem H-Pegel empfängt. Das dadurch an deren Ausgang erzeugte Signal mit L-Pegel macht den jeweils zuge­ ordneten unter den Schaltern 311 bis 315 leitend. Bei dem in dem Zeitdiagramm der Fig. 8 gezeigten Beispiel ist das Aus­ gangssignal S312 der invertierenden UND-Schaltung 502 auf einem L-Pegel, wenn die Signale Q202 und Q203 L-Pegel bzw. H-Pegel aufweisen, so daß in der Fig. 9 gezeigte, zugeord­ nete Schalter 312 leitend wird bzw. durchschaltet. Wenn einer der Schalter 311 bis 315 leitend wird, wird das je­ weils zugeordnete unter den verzögerten Taktsignalen DC2 bis DC6 (im Falle des in Fig. 8 gezeigten Beispiels das verzögerte Taktsignal DC3) über den leitenden Schalter einem Eingang der Mehrfacheingangs-ODER-Schaltung 321 zugeführt, so daß diese das betreffende Taktsignal als synchronisiertes Taktsignal S3 dem Synchronisationssignal-Ausgangsanschluß 3 zuführt.
Fig. 11 zeigt anhand eines Blockschaltbilds eine weitere Ausführungsform der Taktauswahlschaltung, die bei dem in Fig. 7 gezeigten dritten Ausführungsbeispiel des synchro­ nisierten Taktgenerators verwendbar ist. In dieser Aus­ führungsform werden die verzögerten Taktsignale DC1 bis DC5 den Eingängen der jeweiligen Schalter 311 bis 315 zugeführt. Der verbleibende Teil der in Fig. 11 gezeigten Schaltung ist ähnlich dem der in Fig. 9 gezeigten Schaltung.
Die in Fig. 11 gezeigte Taktauswahlschaltung liefert unter den gleichen zeitlichen Bedingungen als synchronisiertes Taktsignal S3 an seinem Ausgangsanschluß 3 ein Signal, das von dem der in Fig. 9 gezeigten Schaltung abweicht. Im einzelnen wählt z. B. die Taktauswahlschaltung der Fig. 11 unter denjenigen zeitlichen Bedingungen, unter denen die Taktauswahlschaltung der Fig. 9 das verzögerte Taktsignal DC3 wählen würde, das verzögerte Taktsignal DC2. Mit anderen Worten wird dasjenige verzögerte Taktsignal ausgegeben, das eine verzögerte Version des Signals DC2 ist. Folglich kann durch geeignetes Ändern der Ankopplung der verzögerten Taktsignale an die Schalter ein jeweils gewünschtes unter den verzögerten Taktsignalen als synchronisiertes Taktsignal S3 am Synchronisationstakt-Ausgangsanschluß 3 erzeugt wer­ den.
Die in Fig. 9 gezeigt Schaltung ist derart aufgebaut, daß das verzögerte Taktsignal DC1 nicht als synchronisiertes Taktsignal S3 gewählt werden kann, während im Falle der in Fig. 11 gezeigten Schaltung das verzögerte Taktsignal des die letzte Stufe darstellenden Verzögerungselements nicht wählbar ist. Wenn hingegen eine so große Anzahl von Verzögerungselementen verwendet wird, daß die von diesen gelieferte Gesamt-Verzögerungszeit länger als eine Periode des Basis-Taktsignals für die Verzögerungstakt-Erzeugungs­ schaltung ist, tritt nach dem verzögerten Taktsignal DC5 ein in Phase mit dem verzögerten Taktsignal DC1 befindliches verzögertes Taktsignal auf, das als synchronisiertes Taktsignal S3 gewählt werden kann. Bei der in Fig. 11 gezeigten Schaltung kann unter Verwendung einer solchen An­ zahl von Verzögerungselementen, daß eine eine volle Periode des Basis-Taktsignals in der Verzögerungstakt-Erzeugungs­ schaltung überschreitende Gesamt-Verzögerungszeit bereit­ gestellt wird, ein in Phase mit dem von dem die letzte Stufe bildenden Verzögerungselement gelieferten verzögerten Taktsignal befindliches verzögertes Taktsignal erzeugt wer­ den, das vor dem letzten verzögerten Taktsignal auftritt und als synchronisiertes Taktsignal S3 gewählt werden kann.
Obwohl eine ins Negativ gehende bzw. abfallende Flanke (Übergang) als wirksame Flanke am Takt-Eingangsanschluß T der Flip-Flops 201 bis 205 erläutert wurde, sei angemerkt, daß statt dessen auch eine ins Positive gehende bzw. steigende Flanke (Übergang) verwendbar ist.
Darüber hinaus ist die Kopplung zwischen den verzögerten Taktsignalen und den Schaltern nicht auf die in den Fig. 9 und 11 gezeigten Ausführungsformen beschränkt.
Bei dem dritten Ausführungsbeispiel wird zur Wahl eines je­ weils gewünschten verzögerten Taktsignals als synchro­ nisiertes Taktsignals ein verzögertes Taktsignal gewählt, das einen Übergang aufweist, der später als, aber am nächsten zu einem Übergang in dem an dem asynchronen Trig­ gersignal-Eingangsanschluß 1 angelegten asynchronen Trig­ gersignal TR auftritt, jedoch ist es auch möglich, zur Wahl eines jeweils gewünschten verzögerten Taktsignals ein solches verzögertes Taktsignal zu wählen, das einen Übergang aufweist, der früher als, aber zeitlich am nächsten zu einem Übergang im asynchronen Triggersignal TR auftritt.
Bei dem vorliegenden Ausführungsbeispiel wird darüber hinaus das aus der Rücksetzsignalquelle 110 stammende Rücksetzsig­ nal RS an den Rücksetzsignal-Eingangsanschluß 4 angelegt und hierdurch den Rücksetz-Eingangsanschlüssen R der jeweiligen Flip-Flops 201 bis 205 zugeführt. Alternativ dazu ist es möglich, anstelle des Rücksetzsignal-Eingangsanschlusses 4 einen Setzsignal-Eingangsanschluß vorzusehen, um den Setz- Eingangsanschlüssen der Flip-Flops 201 bis 205 ein entsprechendes Setzsignal zuzuführen. In diesem Fall können die gleichen Ergebnisse erzielt werden.
Fig. 12 zeigt anhand eines Blockschaltbilds ein viertes Aus­ führungsbeispiel des synchronisierten Taktgenerators. Gemäß Fig. 12 sind Verzögerungselemente 10 bis 14 in Reihe geschaltet. Jedes der Verzögerungselemente 10 bis 14 weist z. B. eine UND-Schaltung auf, welche eine im wesentlichen konstante Verzögerungszeit von in etwa einer Nanosekunde liefert. Die Reihenschaltung dieser Verzögerungselemente bildet daher eine Verzögerungstakt-Erzeugungsschaltung.
Eine Taktsignalquelle 109 legt an einen Eingangsanschluß des Generators ein Basis-Taktsignal C1 an. Das an den Ein­ gangsanschluß 2 angelegte Basis-Taktsignal C1 wird an einen ersten (nicht-invertierenden) Eingangsanschluß des die erste Stufe bildenden Verzögerungselements 10 angelegt, dessen zweiter (invertierender) Eingangsanschluß geerdet ist bzw. an Masse anliegt. Die Ausgänge der jeweiligen Verzögerungs­ elemente 10 bis 14 sind jeweils an den ersten (nicht-in­ vertierenden) Eingangsanschluß des Verzögerungselements der jeweils nachfolgenden Stufe angeschlossen, so daß die be­ treffenden Verzögerungselemente 10 bis 14 an ihren jeweili­ gen Ausgangsanschlüssen Taktsignale DC1 bis DC5 erzeugen, welche verzögerte Versionen der dem jeweiligen ersten Ein­ gangsanschluß zugeführten Taktsignale darstellen, die um eine im wesentlichen konstante Verzögerungszeit verzögert sind.
Flip-Flops 20 bis 24, bei denen es sich im gezeigten Aus­ führungsbeispiel um flankengetriggerte D-Flip-Flops handelt, sind derart geschaltet, daß das die erste Stufe bildende Flip-Flop 20 an seinem Takt-Eingangsanschluß T das am Ein­ gangsanschluß 2 anliegende unverzögerte Basis-Taktsignal C1 empfängt, während die verbleibenden Flip-Flops 21 bis 24 an ihrem Takt-Eingangsanschluß T die verzögerten Taktsignale DC1 bis DC4 aus dem jeweils zugeordneten Verzögerungselement unter den Verzögerungselementen 10 bis 13 empfangen.
Eine Triggersignalquelle 108 stellt ein Triggersignal TR bereit, das an einen Triggersignal-Eingangsanschluß 1 asyn­ chron zu dem Basis-Taktsignal C1 angelegt wird. Das Trig­ gersignal TR wird Rücksetz-Eingangsanschlüssen der jeweili­ gen Flip-Flops 20 bis 24 zugeführt. Die Flip-Flops 20 bis 24 erzeugen jeweils ein Ausgangssignal Q20, Q21, Q22, Q23 bzw. Q24.
UND-Schaltungen 30 bis 34 bilden eine Setz-Erfassungsschal­ tung, die ermittelt, welches unter den Flip-Flops 20 bis 24 als erstes nach dem Anliegen des Triggersignals TR an die Flip-Flops zu deren Freigabe aus dem Rücksetz-Zustand gesetzt wird. Die UND-Schaltung 30 empfängt das Ausgangssig­ nal Q20 aus dem die erste Stufe bildenden Flip-Flop 20 an seinem ersten (invertierenden) Eingangsanschluß, die UND- Schaltung 31 empfängt das Ausgangssignal Q21 des die zweite Stufe bildenden Flip-Flops 21 an seinem ersten (invertierenden) Eingangsanschluß, die UND-Schaltung 32 empfängt das Ausgangssignal Q22 des die dritte Stufe bilden­ den Flip-Flops 22 an seinem ersten (invertierenden) Ein­ gangsanschluß, die UND-Schaltung 33 empfängt das Aus­ gangssignal Q23 des die vierte Stufe bildenden Flip-Flops 23 an seinem ersten (invertierenden) Eingangsanschluß und die UND-Schaltung 34 empfängt das Ausgangssignal Q24 des die fünfte Stufe bildenden Flip-Flops 24 an seinem ersten (invertierenden) Eingangsanschluß. Die UND-Schaltung 30 empfängt an ihrem zweiten (nicht invertierenden) Eingangsan­ schluß das Ausgangssignal Q21 des zweiten Flip-Flops 21, die UND-Schaltung 31 empfängt an ihrem zweiten (nicht in­ vertierenden) Eingangsanschluß das Ausgangssignal Q22 des dritten Flip-Flops 22, die UND-Schaltung 32 empfängt an ihrem zweiten (nicht invertierenden) Eingangsanschluß das Ausgangssignal Q23 des vierten Flip-Flops 23 und die UND-Schaltung 33 empfängt schließlich an ihrem zweiten (nicht invertierenden) Eingangsanschluß das Ausgangssignal Q24 des fünften Flip-Flops 24. Bei dem Ausführungsbeispiel der Fig. 12 ist der zweite (nicht invertierende) Eingangsanschluß der UND-Schaltung geerdet.
Ein Ausgangssignal A der UND-Schaltung 30 wird über einen Rückkopplungspfad 30R auf den Daten-Eingangsanschluß D des Flip-Flops 20 zurückgekoppelt und über einen Sperrpfad 30I ferner dem zweiten (invertierenden) Eingangsanschluß des Verzögerungselements 11 zugeführt. In ähnlicher Weise wird ein Ausgangssignal B der UND-Schaltung 31 über einen Rück­ kopplungspfad 31R dem Daten-Eingangsanschluß D des Flip- Flops 21 und über einen Sperrpfad 31I dem zweiten (invertierenden) Eingangsanschluß des Verzögerungselements 12 zugeführt, während ein Ausgangssignal C der UND-Schaltung 32 über einen Rückkopplungspfad 32R dem Daten-Eingangsan­ schluß D des Flip-Flops 22 und über einen Sperrpfad 32I darüber hinaus dem zweiten (invertierenden) Eingangsanschluß des Verzögerungselements 13 zugeführt wird. Ein Ausgangssig­ nal D der UND-Schaltung 33 wird über einen Rückkopplungspfad 33R auf den Daten-Eingangsanschluß D des Flip-Flops 23 rück­ gekoppelt und über einen Sperrpfad 33I dem zweiten (invertierenden) Eingangsanschluß des Verzögerungselements 14 zugeführt.
UND-Schaltungen 40 bis 43 bilden eine Taktsignalerfassungs- Logikschaltung, welche ein jeweils gewünschtes Taktsignal nach der Freigabe der Flip-Flops 20 bis 24 aus ihrem Rück­ setz-Zustand erfaßt. Die UND-Schaltung 40 empfängt das Aus­ gangssignal A der UND-Schaltung 30 sowie das verzögerte Tak­ tsignal DC1 des Verzögerungselements 10 an einem jeweils zu­ geordneten von zwei Eingangsanschlüssen. An den zwei Ein­ gangsanschlüssen der UND-Schaltung 41 liegt das Ausgangssig­ nal B der UND-Schaltung 31 bzw. das verzögerte Taktsignal DC2 des Verzögerungselements 11 an. An den zwei Eingangsan­ schlüssen der UND-Schaltung 42 liegt das Ausgangssignal C der UND-Schaltung 32 bzw. das verzögerte Taktsignal DC3 des Verzögerungselements 12 an. Den zwei Eingangsanschlüssen der UND-Schaltung 43 wird das Ausgangssignal D der UND-Schaltung 33 bzw. das verzögerte Taktsignal DC4 des Verzögerungsele­ ments 13 zugeführt. Die UND-Schaltungen 40 bis 43 erzeugen Ausgangssignale a, b, c und d, die einer ODER-Schaltung 50 zugeführt werden. Das Ausgangssignal der ODER-Schaltung 50 wird an einen Synchronisationstakt-Ausgangsanschluß 3 an­ gelegt, an dem ein Taktsignal abgreifbar ist, welches mit dem Triggersignal TR synchronisiert ist.
Nachfolgend wird die Funktionsweise des in Fig. 12 gezeigten Generators unter Bezugnahme auf das Zeitdiagramm der Fig. 13 näher erläutert, die an verschiedenen Punkten der Schaltung der Fig. 12 vorliegende Signalverläufe darstellt, wobei von der Annahme ausgegangen wird, daß keine Unterschiede in der Arbeitsgeschwindigkeit zwischen den jeweiligen Komponenten einer die Schaltung der Fig. 12 bildenden integrierten Schaltung vorliegen wie zum Beispiel Änderungen in der Er­ holungszeit eines Flip-Flops (nämlich derjenigen Zeit, die ein Flip-Flop benötigt, um nach seiner Freigabe aus dem Rücksetz-Zustand auf ein Taktsignal anzusprechen) und den Flip-Flops 20 bis 24.
Jedes der flankengetriggerten D-Flip-Flops 20 bis 24 nimmt die invertierte Version () der an seinen Daten-Eingangsan­ schluß D angelegten Daten auf, wenn eine fallende Flanke (ein ins Negative gehender Übergang) im Triggersignal TR auftritt.
Wenn eine fallende Flanke zu einem Zeitpunkt t1 im Trig­ gersignal TR auftritt, werden die jeweiligen Flip-Flops aus ihrem Rücksetz-Zustand freigegeben. Da die fallenden Flanken in den an die Takt-Eingangsanschlüsse T der Flip-Flops 20 bzw. 21 angelegten Taktsignale C1 bzw. DC1 auftreten, bevor diese Flip-Flops durch das Triggersignal TR aus dem Rück­ setz-Zustand freigegeben werden, werden diese Flip-Flops 20 und 21 nicht gesetzt, weshalb ihre Ausgangssignale Q20 und Q21 einen L-Pegel aufweisen. In dem dem Takt-Eingangsan­ schluß T des Flip-Flops 22 zugeführten verzögerten Taktsig­ nal DC2 tritt eine fallende Flanke zu einem Zeitpunkt t12 auf, der nach der Freigabe des Flip-Flops 22 aus seinem Rücksetz-Zustand liegt; ebenfalls treten in den Taktsignalen DC3 und DC4 fallende Flanken erst nach dem Zeitpunkt t12 auf, und damit erst nach der Freigabe dieser Flip-Flops aus ihrem Rücksetz-Zustand durch das Triggersignal TR. Folglich werden diese Flip-Flops 20, 23 und 24 gesetzt und erzeugen daher ein Ausgangssignal Q22, Q23 bzw. Q24 mit einem H-Pegel. Dies hat zur Folge, daß das Ausgangssignal A der UND-Schaltung 30 einen L-Pegel einnimmt, daß das Ausgangssignal B der UND-Schaltung 31 zu einem Zeitpunkt t121 auf einen H-Pegel wechselt, ohne daß die Ausgangssignale C und D der UND-Schaltungen 32 bzw. 33 beide den L-Pegel annehmen. Hier­ durch wird angezeigt, daß es sich bei dem verzögerten Taktsignal, das nach der Freigabe der Flip-Flops aus ihrem Rücksetz-Zustand durch das Triggersignal TR als erstes vom H- zum L-Pegel wechselt, um das verzögerte Taktsignal TC2 handelt.
Das jeweilige Ausgangssignal der UND-Schaltungen 30-34 wird auf den Daten-Eingangsanschluß D des jeweils zugeordneten der Flip-Flops 20-24 rückgekoppelt. Dies hat zur Folge, daß das Ausgangssignal Q20 des Flip-Flops 20 beim Auftreten der nächsten fallenden Flanke t2 im Taktsignal C1 auf einen Pegel wechselt, während die anderen Flip-Flops 21-24 ihren vorherigen Zustand selbst dann beibehalten, wenn in den verzögerten Taktsignalen DC1 bis DC4 die nächsten Sig­ nalübergänge auftreten. Mit anderen Worten bleibt das Aus­ gangssignal Q21 des Flip-Flops 21 auf dem L-Pegel, während die Ausgangssignale Q22 bis Q24 der Flip-Flops 22-24 auf dem H-Pegel bleiben. Schließlich erhält man einen Zustand, bei dem das Signal Q21 einen L-Pegel aufweist und die Signale Q20 sowie Q22 bis Q24 einen H-Pegel haben. Dementsprechend wird lediglich das Ausgangssignal B der UND-Schaltung 31 auf dem H-Pegel gehalten. Das Ausgangssignal B wirkt auf diese Weise derart auf die UND-Schaltung 41 ein, daß lediglich das verzögerte Taktsignal DC2 als Ausgangssignal b der UND- Schaltung 41 erscheint; dieses Ausgangssignal b wird über die ODER-Schaltung 50 an den Synchronisationstakt-Aus­ gangsanschluß 3 angelegt. Daher wird das verzögerte Taktsig­ nal DC2 als ein Taktsignal CKout ausgegeben, das mit dem Triggersignal TR synchronisiert ist. Es erübrigt sich, da­ rauf hinzuweisen, daß die Ausgangssignale a, c und d aus den UND-Schaltungen 40, 42 bzw. 43 auf dem L-Pegel sind, da diese UND-Schaltungen nicht durchschalten.
Auf die vorstehend beschriebene Weise wird in Erfahrung ge­ bracht, daß es sich bei dem Taktsignal, dessen Übergang vom H- zum L-Pegel als erster nach der Freigabe der Flip-Flops aus ihrem Rücksetz-Zustand durch das Triggersignal TR auftritt, um das verzögerte Taktsignal DC2 handelt, wobei dieses verzögerte Taktsignal DC2 am gezeigten Ausführungs­ beispiel über den Ausgangsanschluß 3 als Ausgangs-Taktsignal CKout, das mit dem Triggersignal TR synchronisiert ist, aus­ gegeben wird.
Das den H-Pegel aufweisende Ausgangssignal B der UND-Schal­ tung 31 wird über den Sperrpfad 31I dem zweiten (invertierenden) Eingangsanschluß des Verzögerungselements 12 zugeführt, um den weiteren Betrieb des Verzögerungsele­ ments 12 zu sperren, so daß kein Taktsignal das Verzögerungselement 12 passieren kann. Dies hat zur Folge, daß die verzögerten Taktsignale DC3 und DC4 tatsächlich einen L-Pegel aufweisen, so daß die Ausgangssignale c und d der UND-Schaltungen 42 bzw. 43 unabhängig von dem jeweiligen Zustand der UND-Schaltungen 32 und 33 (welche tatsächlich nicht-leitend sind) einen L-Pegel aufweisen. Daher erscheint am Ausgangsanschluß 3, wie bereits erläutert, ein Ausgangs- Taktsignal CKout, das dem verzögerten Taktsignal DC2 entspricht.
Unter den während der vorangegangenen Erläuterung angenomme­ nen Bedingungen, daß keine unterschiedlichen Betriebs­ geschwindigkeiten zwischen den einzelnen Komponenten der in­ tegrierten Schaltung vorliegen, sind die Sperrpfade 30I bis 33I nicht unbedingt notwendig. Wenn hingegen Schwankungen bzw. Unterschiede in den Betriebsgeschwindigkeiten unter den einzelnen Komponenten der integrierten Schaltung vorliegen, wie dies bei der nachfolgenden Erläuterung der Fall ist, tragen die Sperrpfade 30I bis 33I vorteilhaft dazu bei, daß verhindert wird, daß am Ausgangsanschluß des Generators ein ungeeignetes Taktsignal ausgegeben wird.
Fig. 14 zeigt Signalverläufe zur Erläuterung des Be­ triebsablaufs des in Fig. 12 gezeigten Generators für den Fall, daß Änderungen in der Betriebsgeschwindigkeit der Flip-Flops oder, genauer gesagt, Änderungen in der Erhol­ ungszeit der Flip-Flops vorliegen (d. h. derjenigen Zeit, welche die Flip-Flops benötigen, um nach der Freigabe aus ihrem Rücksetz-Zustand auf ein Taktsignal anzusprechen.) Im dargestellten Beispiel wird angenommen, daß die Erhol­ ungszeit des Flip-Flops 23 länger ist als diejenige der verbleibenden Flip-Flops, so daß, wenn die erste fallende Flanke im verzögerten Taktsignal DC3, die nach dem Anlegen einer fallenden Flanke im Triggersignal TR an den Trig­ gersignal-Eingangsanschluß 1 zu einem Zeitpunkt t1 auftritt, das Flip-Flop 23 zu einem Zeitpunkt t13 erreicht, das Flip- Flop 23 nicht in der Lage ist, das angelegte verzögerte Taktsignal DC3 aufzunehmen bzw. zu speichern.
Es sei zunächst angenommen, daß die Sperrpfade 30I-33I nicht vorgesehen sind. Nach dem Anlegen des Triggersignals TR wird das Flip-Flop 22 durch eine zu einem Zeitpunkt t12 in verzögertem Taktsignal DC2 auftretende fallende Flanke gesetzt, so daß das Ausgangssignal Q22 einen H-Pegel ein­ nimmt. Aufgrund der vorstehend getroffenen Annahme, daß das Flip-Flop 23 eine längere Erholungszeit aufweist, wird es durch die im verzögerten Taktsignal DC3 zum Zeitpunkt t13 auftretende fallende Flanke nicht gesetzt. Das Flip-Flop 24 wird durch eine im verzögerten Taktsignal DC4 zu einem Zeit­ punkt t14 auftretende fallende Flanke gesetzt, wodurch sein Ausgangssignal Q24 einen H-Pegel einnimmt. Nach dem Anlegen des Triggersignals TR und unmittelbar nach dem Auftreten der jeweils ersten fallenden Flanke in den jeweiligen verzögerten Taktsignalen DC2, DC3 und DC4 haben die Aus­ gangssignale der jeweiligen Flip-Flops daher folgende Pegel: Q20=L, Q21=L, Q22=H, Q23=L und Q24=H. Dies hat zur Folge, daß die UND-Schaltung 30 nicht-leitend ist, die UND-Schal­ tung 31 leitend ist, die UND-Schaltung 32 nicht-leitend ist, die UND-Schaltung 33 leitend ist und die UND-Schaltung 34 nicht-leitend ist. D.h., daß zusätzlich zu dem Ausgangssig­ nal B der UND-Schaltung 31, das, wie erforderlich, den H- Pegel aufweist, das Ausgangssignal D der UND-Schaltung 33 fälschlicherweise ebenfalls den H-Pegel aufweist. Die Aus­ gangssignale der UND-Schaltungen 30-34 werden über den je­ weils zugeordneten Rückkopplungspfad (30R-34R) auf den Daten-Eingangsanschluß D des jeweils zugeordneten Flip-Flops (20-24) zurückgekoppelt, wodurch das Ausgangssignal Q20 des Flip-Flops 20 vom L- zum H-Pegel wechselt, während die Aus­ gangssignale der anderen Flip-Flops ihren vorherigen Zustand beibehalten. Daher liegt nunmehr folgender Zustand vor: Q20=H, Q21=L, Q22=H, Q23=L und Q24=H.
Daraufhin wird sowohl die UND-Schaltung 41 als auch die UND-Schaltung 43 leitend, so daß sowohl das Ausgangssignal b, das dem verzögerten Taktsignal DC2 entspricht, als auch das mittels einer unterbrochenen Linie angedeutete Ausgangssig­ nal d, das dem verzögerten Taktsignal DC4 entspricht, über die ODER-Schaltung 50 am Synchronisationstakt-Ausgangsan­ schluß 3 ausgegeben werden. Das am Ausgangsanschluß 3 an­ liegende synchronisierte Taktsignal CKout ist daher die Summe aus dem dem Ausgangssignal b (das durch eine durchge­ zogene Linie angedeutet ist) entsprechenden Signal sowie dem dem Ausgangssignal d (das durch eine unterbrochene Linie angedeutet ist) entsprechenden Signal. Als Folge davon hat die Impulsbreite eine Zeitdauer To, die länger als die Nomi­ nal-Zeitdauer Tc ist.
Die Sperrpfade 30I-33I verhindern das Auftreten eines derart unerwünschten Zustands.
Wie bereits erläutert, nimmt das Ausgangssignal Q22 des Flip-Flops 22 im Ansprechen auf die zu einem Zeitpunkt t12 im verzögerten Taktsignal DC2 auftretende erste fallende Flanke den H-Pegel an, wodurch das Ausgangssignal B der UND-Schaltung 31 auf den H-Pegel geht. Das Ausgangssignal B wird über den Sperrpfad 31I dem zweiten (invertierenden) Ein­ gangsanschluß des Verzögerungselements 12 zugeführt, um dieses zu deaktivieren. Infolgedessen werden von dem Verzögerungselement 12 und von den diesem nachfolgenden Verzögerungselementen keine verzögerten Taktsignale aus­ gegeben. Da das an den zweiten Eingangsanschluß des Verzögerungselements 11 angelegte Ausgangssignal A der UND-Schaltung 30 einen L-Pegel aufweist, ist das Verzögerungs­ element 11 leitend und gestattet daher den Durchgang des Taktsignals, wodurch das verzögerte Taktsignal DC2 erzeugt wird. Daher erscheint am Ausgangsanschluß 3 als synchro­ nisiertes Taktsignal CKout ausschließlich das dem verzögerten Taktsignal DC2 entsprechende Signal, und zwar unabhängig von etwaigen Schwankungen in der Erholungszeit der Flip-Flops.
Bei dem anhand der Fig. 12 gezeigten vierten Ausführungs­ beispiel erfaßt und speichert das Flip-Flop 22 das verzögerte Taktsignal DC2, welches die erste fallende Flanke nach dem Freigeben der Flip-Flops aus ihrem Rücksetz-Zustand durch das Anlegen des asynchronen Triggersignals TR an den Triggersignal-Eingangsanschluß 1 enthält, wobei dieses verzögerte Taktsignal DC2 als am Ausgangsanschluß 3 auszugebendes synchronisiertes Taktsignal CKout ausgewählt wird. Wenn jedoch ein Taktsignal mit höherer Frequenz ver­ wendet wird, ist es möglich, daß im verzögerten Taktsignal DC2 zu einem in Fig. 13 gezeigten Zeitpunkt t22 bereits eine steigende Flanke auftritt, noch bevor das Ausgangssignal B der UND-Schaltung 31 im Ansprechen auf das durch das Setzen des Flip-Flops 22 infolge des verzögerten Taktsignals DC2 auf einen H-Pegel geänderte Ausgangssignal Q22 einen H-Pegel einnimmt. Dies hat zur Folge, daß die Impulsbreite des Aus­ gangssignals b der UND-Schaltung 41 schmäler wird, wodurch die Impulsbreite des ausgegebenen synchronisierten Taktsig­ nals CKout gleichfalls schmäler als der Nominalwert Tc wird. Um einen derartigen fehlerhaften Betrieb zu vermeiden, kann es daher wünschenswert sein, anstelle des Signals DC2 das verzögerte Taktsignal DC3 zu wählen und dieses als synchro­ nisiertes Taktsignal CKout über den Ausgangsanschluß 3 auszugeben. Das anhand der Fig. 15 erläuterte fünfte Aus­ führungsbeispiel ist für diesen Zweck eingerichtet.
Bei dem in Fig. 15 gezeigten fünften Ausführungsbeispiel des synchronisierten Taktgenerators ist der zweite (invertierende) Eingangsanschluß des Verzögerungselements 11 geerdet. Der Sperrpfad 30I ist an den zweiten Eingangsan­ schluß des Verzögerungselements 12 angeschlossen. Der Sperrpfad 31I ist an den zweiten Eingangsanschluß des Verzögerungselements 13 angeschlossen. Der Sperrpfad 32I ist an den zweiten Eingangsanschluß des Verzögerungselements 14 angeschlossen. Die UND-Schaltung 40 empfängt das Aus­ gangssignal A der UND-Schaltung 30 und das verzögerte Taktsignal DC2 an seinen Eingangsanschlüssen. Die UND-Schal­ tung 41 empfängt das Ausgangssignal B der UND-Schaltung 31 sowie das verzögerte Taktsignal DC3 an seinen Eingangsan­ schlüssen. An den Eingangsanschlüssen der UND-Schaltung 42 liegen das Ausgangssignal C der UND-Schaltung 32 sowie das verzögerte Taktsignal DC4 an, während den Eingangsan­ schlüssen der UND-Schaltung 43 das Ausgangssignal D der UND-Schaltung 33 sowie das verzögerte Taktsignal DC5 zugeführt werden. Die übrige Schaltungsanordnung entspricht derjenigen des in Fig. 12 gezeigten vierten Ausführungsbeispiels.
Bei dem in Fig. 15 gezeigten Generator wird das Flip-Flop 22 nach dem Anlegen des asynchronen Triggersignals TR ebenfalls im Ansprechen auf die erste im verzögerten Taktsignal DC2 zu einem Zeitpunkt t12 auftretende fallende Flanke gesetzt, wodurch sein Ausgangssignal Q22 einen H-Pegel einnimmt. Hierdurch wird die UND-Schaltung 31 eingeschaltet, wodurch die UND-Schaltung 41 anstelle des verzögerten Taktsignals DC2 das verzögerte Taktsignal DC3 wählt. Die Funktion der Sperrpfade 30I-32I stimmt mit der des vierten Ausführungs­ beispiels überein. Im beschriebenen Beispiel wird das den H-Pegel aufweisende Ausgangssignal B der UND-Schaltung 31 über den Sperrpfad 31I dem zweiten Eingangsanschluß des Verzögerungselements 13 zugeführt, um dadurch zu verhindern, daß am Ausgangsanschluß des Verzögerungselements 13 ein verzögertes Taktsignal erscheint.
Bei dem anhand der Fig. 12 erläuterten vierten Ausführungs­ beispiel ist es in Abhängigkeit von der jeweiligen Betriebs­ geschwindigkeit der Flip-Flops 20-24, der UND-Schaltungen 30-34 usw. sowie in Abhängigkeit von der jeweiligen Geschwindigkeit der Pegeländerungen der verzögerten Taktsig­ nale DC1-DC4 möglich, daß zwei Eingangssignale der UND-Schaltungen 30-33 sich gleichzeitig ändern. Dieser Fall wird nunmehr unter Bezugnahme auf Fig. 13 ausführlich erläutert. Im Ansprechen auf die zum Zeitpunkt t12 im verzögerten Taktsignal DC2 auftretende fallende Flanke wechselt das Aus­ gangssignal Q22 des Flip-Flops 22 auf den H-Pegel und das Ausgangssignal B der UND-Schaltung 31 geht zu einem Zeit­ punkt t121 auf den H-Pegel.
Wenn die Betriebsgeschwindigkeiten der Flip-Flops 22 und der UND-Schaltung 31 hoch sind, ist es durchaus möglich, daß der Zeitpunkt t12, bei dem die fallende Flanke im verzögerten Taktsignal DC2 auftritt, mit dem Zeitpunkt t121, bei dem die fallende Flanke im Ausgangssignal B der UND-Schaltung 31 auftritt, im wesentlichen zusammenfällt. Dies würde dazu führen, daß im Ausgangssignal b der UND-Schaltung 41 eine Impulsspitze auftritt, die über die ODER-Schaltung 50 dem Synchronisationstakt-Ausgangsanschluß 3 zugeführt wird, was selbstverständlich unerwünscht ist.
Wenn das Taktsignal eine vergleichsweise geringe Frequenz hat, so daß die Verwendung der in Fig. 15 gezeigten Schal­ tungsanordnung nicht unbedingt notwendig ist, wird vorzugsweise das in Fig. 16 gezeigte sechste Ausführungs­ beispiel des Taktgenerators verwendet. In Fig. 16 sind Kom­ ponenten, die denen des in Fig. 15 gezeigten Ausführungs­ beispiels entsprechen, mit den gleichen Bezugszeichen verse­ hen und werden nachfolgend nicht näher erläutert. Beim Aus­ führungsbeispiel der Fig. 16 wird in der dem Verzögerungs­ element 10 vorangehenden Stufe ein zusätzliches Verzögerungselement 9 verwendet, wobei das Taktsignal C1 aus der Taktsignalquelle 109 einem ersten (nicht invertierenden) Eingangsanschluß des Verzögerungselements 9 zugeführt wird, währenddessen zweiter (invertierender) Eingangsanschluß geerdet ist. Daher erscheinen an den jeweiligen Ausgängen der Verzögerungselemente verzögerte Taktsignale DC1-DC6, die um eine feste Zeitspanne (von beispielsweise 1 ns) bezüglich des jeweils vorangehenden verzögerten Taktsignals aufeinan­ derfolgend verzögert sind.
Das unverzögerte Basis-Taktsignal C1 wird einem Eingangsan­ schluß der UND-Schaltung 40 zugeführt, während die verzögerten Taktsignale DC1-DC5 dem Takt-Eingangsanschluß T eines jeweils zugeordneten der Flip-Flops 20-24 sowie den Eingängen eines jeweils zugeordneten der UND-Schaltungen 41-44 zugeführt werden. Das verzögerte Taktsignal DC6 kann einem nicht gezeigten weiteren Verzögerungselement sowie einer weiteren, ebenfalls nicht gezeigten UND-Schaltung zugeführt werden, falls dies erforderlich ist. Die Aus­ gangssignale der UND-Schaltungen 30-34 sind über jeweilige Rückkopplungspfade 30R-34R auf die Daten-Eingangsanschlüsse D der zugeordneten Flip-Flops 20-24 zurückgekoppelt und darüberhinaus über die Sperrpfade 30I-34I an die zweiten (invertierenden) Eingangsanschlüsse der jeweils zugeordneten Verzögerungselemente 10-14 angeschlossen. Die Ausgänge der UND-Schaltungen 40-44 sind sämtlich an die ODER-Schaltung 50 angeschlossen.
Nachfolgend wird unter Bezugnahme auf Fig. 17 die Funk­ tionsweise des in Fig. 16 gezeigten Generators erläutert. Auch bei diesem Generator setzt die erste in den verzögerten Taktsignalen nach einer fallenden Flanke zu einem Zeitpunkt t1 im Triggersignal TR auftretende fallende Flanke, d. h. bei dem in Fig. 17 gezeigten Beispiel die zu einem Zeitpunkt t12 im verzögerten Taktsignal DC3 auftretende fallende Flanke, das jeweils zugeordnete Flip-Flop, d. h. im Beispiel das Flip-Flop 22, so daß dessen Ausgangssignal (Q22) den H-Pegel einnimmt. Zu diesem Zeitpunkt ist das Ausgangssignal Q21 des Flip-Flops 21 auf einem L-Pegel, so daß die UND-Schaltung 31 leitend gemacht wird und das Ausgangssignal B mit einem H- Pegel erzeugt. Daher wird die UND-Schaltung 41 leitend. Da die UND-Schaltung 41 an ihrem anderen Eingangsanschluß das verzögerte Taktsignal DC1 empfängt, wechselt das Aus­ gangssignal b der UND-Schaltung 41 im Ansprechen auf eine steigende Flanke im verzögerten Taktsignal DC1, die zu einem Zeitpunkt t2 auftritt, auf den H-Pegel. Daher wird am Syn­ chronisationstakt-Ausgangsanschluß 3 ein synchronisiertes Taktsignal CKout ausgegeben, das dem verzögerten Taktsignal DC1 entspricht. Da der Pegel des verzögerten Taktsignals DC1 zu einem Zeitpunkt t02, der vor dem Zeitpunkt t12 liegt, zu dem im verzögerten Taktsignal DC3, das nach dem Auftreten einer fallenden Flanke im Triggersignal TR als erstes erfaßt wird, die fallende Flanke auftritt, auf einen L-Pegel fest­ gelegt ist, kommt es niemals vor, daß die beiden der UND-Schaltung 41 zugeführten Signale sich gleichzeitig ändern; das Auftreten einer Impulsspitze im Ausgangssignal wird dann im Gegensatz zu dem in Fig. 12 gezeigten Generator sicher verhindert.
Die Ausgabe eines synchronisierten Taktsignals CKout, das dem Taktsignal C1 oder DC2 entspricht, kann erreicht werden, indem die Schaltungsverbindungen leicht modifiziert werden.
Der jeweilige Zweck der Rückkopplung der Ausgangssignale der UND-Schaltungen 30-34 über die Rückkopplungspfade 30R-34R zu den Daten-Eingangsanschlüssen D der jeweils zugeordneten Flip-Flops 20-24 sowie der Zweck der Verbindung der Ausgänge der UND-Schaltungen 30-34 über die Sperrpfade 30I-34I mit den zweiten (invertierenden) Eingängen der zugeordneten Verzögerungselemente 10-14 ist der gleiche wie bei den in den Fig. 12 und 15 gezeigten Ausführungsbeispielen. Beim sechsten Ausführungsbeispiel wird ein den H-Pegel aufweisendes Ausgangssignal aus der UND-Schaltung 31 an den zweiten Eingangsanschluß des Verzögerungselements 11 an­ gelegt, um zu verhindern, daß irgendein verzögertes Taktsig­ nal zu den nachfolgenden Verzögerungselementen übertragen wird.
Bei dem vierten, fünften und sechsten Ausführungsbeispiel wird das Triggersignal TR den Rücksetz-Eingangsanschlüssen der jeweiligen Flip-Flops zugeführt und es werden die Q-Aus­ gangsanschlüsse der Flip-Flops verwendet. Jedoch ist es auch möglich, das Triggersignal TR an die SET-Eingangsanschlüsse der Flip-Flops anzulegen und die invertierten -Ausgangsan­ schlüsse zu verwenden. Der Taktgenerator kann demnach auch unter Verwendung einer derartigen Logik implementiert wer­ den, daß dasjenige verzögerte Taktsignal erfaßt wird, das nach dem Anlegen des Triggersignals den als erstes auftre­ tenden Übergang enthält, wobei das auf diese Weise erfaßte verzögerte Taktsignal über den Rückkopplungspfad zum Flip- Flop für seine Speicherung rückgekoppelt wird, und wobei das erfaßte verzögerte Taktsignal oder das vorhergehende oder nachfolgende als das gewünschte verzögerte Taktsignal gewählt wird, und zwar unter Verwendung des erfaßten verzögerten Taktsignals. Die Anzahl der in Reihe geschal­ teten Verzögerungselemente (10-14 oder 9-14) sowie die An­ zahl der Flip-Flops 20-24 kann in Abhängigkeit von dem je­ weils verwendeten Schaltungsdesign geändert werden.
Bei dem erfindungsgemäßen synchronisierten Taktgenerator wird demzufolge mittels einer Vielzahl von einfachen Logikelementen, wie z. B. Pufferverstärkern oder UND-Schal­ tungen, eine Vielzahl von verzögerten Taktsignalen erzeugt, um ein jeweils gewünschtes dieser verzögerten Taktsignale in Bezug zu dem Auftreten eines asynchronen Triggersignals auszuwählen, wodurch es möglich ist, eine Synchronisa­ tionsstörung (Jitter) auf eine Zeitspanne zu begrenzen, die gleich der von einem einzelnen Verzögerungselement geliefer­ ten Verzögerungszeit ist. Folglich kann ein unter hoher Präzision mit dem Triggersignal synchronisiertes Taktsignal selbst dann erzeugt werden, wenn keine Hochfrequenz-Taktsig­ nal-Erzeugungsschaltung verwendet wird, welche Hochfrequenz- Taktsignale mit einer Frequenz von beispielsweise 1 GHz erzeugt. Erfindungsgemäß kann daher ein ein hochpräzise syn­ chronisiertes Taktsignal erzeugender Generator mit äußerst geringen Kosten hergestellt werden, der in breitem Umfang in Schnittstellen zwischen Systemen verwendet werden kann, die mit unterschiedlichen Grundtakten arbeiten. Bei dem erfin­ dungsgemäßen synchronisierten Taktgenerator werden darüber hinaus keine großen Hochfrequenzstörungen oder unerwünschte Strahlungen erzeugt, so daß er sicher für Horizontal- und Vertikalsynchronisationsschaltungen von Bildverar­ beitungssystemen, wie z. B. eines digitalen Kopiergerätes, verwendbar ist. Darüberhinaus ist für seine Integration keine besondere Halbleiterscheiben-Verarbeitung erforder­ lich. Es sind im Gegensatz ganz normale Verarbeitungs­ schritte ausreichend, um einen Generator herzustellen, der Synchronisationsstörungen in der vernachlässigbaren Größenordnung von ± 1 ns aufweist.
Aufgrund der zwischen den Ausgängen der jeweiligen Logikschaltungen und den zugeordneten Verzögerungselementen vorgesehenen Sperrpfade zum Sperren jeglicher Zufuhr von verzögerten Taktsignalen zu nachfolgenden Verzögerungsele­ menten wird erfindungsgemäß erreicht, daß der Generator un­ abhängig von etwaigen Schwankungen in den Verarbeitungs­ geschwindigkeiten zwischen seinen einzelnen Komponenten ein korrekt synchronisiertes Taktsignal liefern kann, sobald ein gewünschtes Taktsignal gewählt ist.

Claims (11)

1. Synchronisierter Taktgenerator mit:
einer Verzögerungstakt-Erzeugungsschaltung mit einer Vielzahl von Verzögerungselementen (211-215; 10-14), die zur Erzeugung einer Vielzahl von verzögerten Taktsignalen (DC1-DC5), die bezüglich eines an einem Eingang (2) der Verzögerungstakt-Erzeugungsschaltung anliegenden Basis- Taktsignals (C1) aufeinanderfolgend verzögert sind, in Reihe geschaltet sind;
einer Speichereinrichtung mit einer Vielzahl von Speicherelementen (201-205; 20-24), die nach dem Anlegen eines zu dem Basis-Taktsignal (C1) asynchronen Triggersig­ nals (TR) im Ansprechen auf einen Übergang im jeweils zuge­ ordneten Basis-Taktsignal bzw. verzögerten Taktsignal einen vorbestimmten Logikpegel speichern; und
einer in Übereinstimmung mit Ausgangssignalen aus der Speichereinrichtung gesteuerten Taktauswahl-Logikschaltung (221), die denjenigen Taktsignal-Übergang erfaßt, der zeitlich am nächsten zum Anlegen des asynchronen Triggersig­ nals an die Speichereinrichtung auftritt, in Übereinstimmung mit dem Erfassungsergebnis ein gewünschtes dieser Taktsig­ nale wählt und das gewählte Taktsignal als synchronisiertes Taktsignal (CKout) ausgibt.
2. Synchronisierter Taktgenerator nach Anspruch 1, dadurch gekennzeichnet, daß die Speichereinrichtung eine Vielzahl von Flip-Flops (201-205; 20-24) aufweist, die im Ansprechen auf das ihnen asynchron zu dem Basis-Taktsignal (C1) zuge­ führte asynchrone Triggersignal (TR) gesetzt oder rückge­ setzt werden, um nach dem Anlegen des Triggersignals (TR) im Ansprechen auf Übergänge im jeweils zugeordneten Basis- bzw. verzögerten Taktsignal einen vorbestimmten Logikpegel zu speichern.
3. Synchronisierter Taktgenerator mit:
einer Verzögerungstakt-Erzeugungsschaltung mit einer Vielzahl von in Reihe geschalteten Verzögerungselementen (10-14) zur Erzeugung einer Vielzahl von verzögerten Taktsignalen (DC1-DC5), die bezüglich eines an einen Eingang (2) der Verzögerungstakt-Erzeugungsschaltung angelegten Ba­ sis-Taktsignals (C1) aukzessiv verzögert sind;
einer Vielzahl von Flip-Flops (20-24), an denen jeweils entweder das Basis-Taktsignal oder ein entsprechendes verzögertes Taktsignal sowie ein zu diesen Taktsignalen asynchrones Triggersignal (TR) anliegt, wobei jedes Flip- Flop im Ansprechen auf einen Übergang, der im zugeordneten Taktsignal, das nach dem Anlegen des Triggersignals an­ gelegt wird, auftritt, gesetzt oder zurückgesetzt wird;
einer Logikschaltung mit einer Vielzahl von Logikele­ menten (30-34, 40-43), die auf ein Ausgangssignal desjenigen Flip-Flops ansprechen, das nach dem Anlegen des asynchronen Triggersignals (TR) als erstes gesetzt oder zurückgesetzt wurde, um als Ausgangssignal ein bestimmtes Signal unter dem Basis-Taktsignal und dem verzögerten Taktsignalen zu wählen und zu liefern; und
einer Rückkopplungseinrichtung (30R-34R), die einen Ausgang jedes Logikelements der Logikschaltung zu einem Ein­ gang des zugeordneten Flip-Flops zurückkoppelt, um zu be­ wirken, daß das betreffende Flip-Flop seinen Zustand beibehält.
4. Synchronisierter Taktgenerator mit:
einer Verzögerungstakt-Erzeugungsschaltung mit einer Vielzahl von in Reihe geschalteten Verzögerungselementen (10-14) zur Erzeugung einer Vielzahl von verzögerten Taktsignalen, die bezüglich eines an einen Eingang (2) der Verzögerungstakt-Erzeugungsschaltung angelegten Basis­ Taktsignals sukzessiv verzögert sind;
einer Vielzahl von Flip-Flops (20-24), an denen entweder das Basis-Taktsignal oder ein jeweils zugeordnetes verzögertes Taktsignal sowie ein zu diesen Taktsignalen asynchrones Triggersignal (TR) anliegt, wobei jedes Flip-Flop im Ansprechen auf einen im nach dem Anlegen des Trig­ gersignals angelegten zugeordneten Taktsignal auftretenden Übergang gesetzt oder zurückgesetzt wird;
einer Logikschaltung mit einer Vielzahl von Logikele­ menten (30-34), die auf ein Ausgangssignal desjenigen Flip-Flops ansprechen, das nach dem Anlegen des asynchronen Trig­ gersignals (TR) als erstes gesetzt oder zurückgesetzt wurde, als Ausgangssignal das als erstes gesetzte oder zurückge­ setzte Taktsignal wählen und ausgeben; und
eine Rückkopplungseinrichtung (30R-34R), die jedes Aus­ gangssignal der Logikelemente der Logikschaltung zu einem Eingang des jeweils zugeordneten Flip-Flops zurückkoppelt, um das betreffende Flip-Flop zum Halten seines Zustands zu veranlassen.
5. Synchronisierter Taktgenerator mit: einer Verzögerungstakt-Erzeugungsschaltung mit einer Vielzahl von in Reihe geschalteten Verzögerungselementen (10-14) zur Erzeugung einer Vielzahl von verzögerten Taktsignalen (DC1-DC5), die bezüglich eines an einen Eingang (2) der Verzögerungstakt-Erzeugungsschaltung angelegten Ba­ sis-Taktsignals (C1) sukzessiv verzögert sind;
einer Vielzahl von Flip-Flops (20-24), an denen entweder das Basis-Taktsignal oder ein jeweils zugeordnetes verzögertes Taktsignal sowie ein zu diesen Taktsignalen asynchrones Triggersignal (TR) anliegt, wobei jedes Flip- Flop im Ansprechen auf einen im jeweils zugeordneten, nach dem Anlegen des Triggersignals (TR) angelegten Taktsignal auftretenden Übergang gesetzt oder zurückgesetzt wird;
einer Logikschaltung mit einer Vielzahl von Logikele­ menten (30-34, 40-43, 50), die auf ein Ausgangssignal desjenigen Flip-Flops ansprechen, das nach dem Anlegen des asynchronen Triggersignals (TR) als erstes gesetzt oder zurückgesetzt wurde, und als ein Ausgangssignal dasjenige verzögerte Taktsignal wählen und ausgeben, das dem ersten gesetzten oder zurückgesetzten Taktsignal folgt; und
einer Rückkopplungseinrichtung (30R-34R), die jedes Ausgangssignal der Logikelemente der Logikschaltung zu einem Eingang des jeweils zugeordneten Flip-Flops zurückkoppelt, um das betreffende Flip-Flop zum Halten seines Zustands zu veranlassen.
6. Synchronisierter Taktgenerator mit:
einer Verzögerungstakt-Erzeugungsschaltung mit einer Vielzahl von in Reihe geschalteten Verzögerungselementen (10-14) zur Erzeugung einer Vielzahl von verzögerten Taktsignalen, die bezüglich eines an einen Eingang (2) der Verzögerungstakt-Erzeugungsschaltung angelegten Basis- Taktsignals sukzessiv verzögert sind;
einer Vielzahl von Flip-Flops (20-24), an die entweder das Basis-Taktsignal oder ein entsprechendes verzögertes Taktsignal sowie ein zu diesen Taktsignalen asynchrones Triggersignal (TR) angelegt ist, wobei jedes Flip-Flop im Ansprechen auf einen im zugeordneten, nach dem Anlegen des Triggersignals (TR) angelegten Taktsignal auftretenden Über­ gang gesetzt oder zurückgesetzt wird;
einer Logikschaltung mit einer Vielzahl von Logikele­ menten, die im Ansprechen auf ein Ausgangssignal desjenigen Flip-Flops, das nach dem Anlegen des asynchronen Triggersig­ nals (TR) als erstes gesetzt oder zurückgesetzt wurde, als ein Ausgangssignal dasjenige Taktsignal wählen und ausgeben, das dem zuerst gesetzten oder zurückgesetzten Taktsignal vorausgeht; und
einer Rückkopplungseinrichtung, die jedes Ausgangssig­ nal der Logikelemente der Logikschaltung zum Eingang des zu­ geordneten Flip-Flops zurückkoppelt, um das betreffende Flip-Flop zum Beibehalten seines Zustands zu veranlassen.
7. Synchronisierter Taktgenerator nach einem der Ansprüche 1 bis 6, gekennzeichnet durch Sperrpfade (30I-33I), mittels denen das jeweils gewählte Taktsignal zum Sperren der Über­ tragung all derjenigen Taktsignale zu den Verzögerungsele­ menten verwendbar ist, die andernfalls verzögerte Taktsig­ nale erzeugen würden, die dem gewählten Taktsignal nachfol­ gen.
8. Synchronisierter Taktgenerator nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß jedes Verzögerungselement der Verzögerungstakt-Erzeugungsschaltung ein Halbleiter- Logikelement enthält.
9. Synchronisierter Taktgenerator mit:
einer Verzögerungstakt-Erzeugungsschaltung mit einer Vielzahl von in Reihe geschalteten Verzögerungselementen (10-14) zur Erzeugung einer Vielzahl von verzögerten Taktsignalen, die bezüglich eines an einen Eingang (2) der Verzögerungstakt-Erzeugungsschaltung angelegten Basis- Taktsignals (C1) sukzessiv verzögert sind;
einer Vielzahl von Flip-Flops (20-24), an die entweder das Basis-Taktsignal oder ein jeweils zugeordnetes verzögertes Taktsignal sowie ein zu diesem Taktsignal asyn­ chrones Triggersignal (TR) angelegt ist, wobei jedes Flip- Flop im Ansprechen auf einen im zugeordneten, im Anschluß an das Anlegen des Triggersignals angelegten Taktsignals auftretenden Übergang gesetzt oder zurückgesetzt wird;
einer Logikschaltung mit einer Vielzahl von Logikele­ menten, die an einem Ausgangssignal desjenigen Flip-Flops, das nach dem Anlegen des Triggersignals als erstes gesetzt oder zurückgesetzt wurde, sowie an einem Ausgangssignal desjenigen Flip-Flops, das dem als erstes gesetzten oder zurückgesetzten Flip-Flop nachfolgt, eine logische Verar­ beitung in der Weise durchführen, daß als ein Ausgangssignal ein bestimmtes dieser Taktsignale in Übereinstimmung mit dem Ergebnis der logischen Verarbeitung gewählt und ausgegeben wird; und
einer Rückkopplungseinrichtung (30R-34R), die jedes Ausgangssignal der Logikelemente der Logikschaltung zu einem Eingang des jeweils zugeordneten Flip-Flops zurückkoppelt, um zu bewirken, daß das betreffende Flip-Flop seinen momen­ tanen Zustand beibehält.
10. Synchronisierter Taktgenerator nach Anspruch 9, gekennzeichnet durch Sperrpfade (30I-33I), mittels denen das jeweils gewählte Taktsignal dazu verwendet wird zu verhin­ dern, daß alle diejenigen Taktsignale nicht zu den Verzögerungselementen übertragen werden, die andernfalls verzögerte Taktsignale erzeugen würden, die dem gewählten Taktsignal nachfolgen.
11. Synchronisierter Taktgenerator nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Verzögerungselemente der Verzögerungstakt-Erzeugungsschaltung ein Halbleiter- Logikelement enthalten.
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