DE19625185C2 - Präzisionstaktgeber - Google Patents

Description

Die Erfindung betrifft einen Taktgeber bzw. Taktsignal­ generator, der ein Taktsignal für ein IC-Bauelement bereit­ stellt, um durch ein IC-Prüfgerät eine elektrische Leistungs­ fähigkeit des IC-Bauelements zu prüfen, und insbesondere einen Präzisionstaktgeber bzw. -taktsignalgenerator, der ein Takt­ signal von hoher Präzision an das IC-Bauelement anlegt, wobei das Anlegen des Taktsignals an das IC-Bauelement durch ein Testprogramm im IC-Prüfgerät auf Echtzeitbasis ein-aus-gesteu­ ert wird.

Beim Prüfen eines IC-Bauelements durch ein IC-Prüfgerät wird dem IC-Bauelement ein Taktsignal mit variabler Zeitsteue­ rung als Prüfsignal zugeführt. Das vom IC-Bauelement erhaltene Signal wird mit Erwartungswerten verglichen, die vom IC- Prüfgerät erzeugt werden, um festzustellen, ob das IC-Bauele­ ment einwandfrei arbeitet oder nicht.

Einige zu prüfende IC-Bauelemente erfordern zur genauen Prüfung durch das IC-Prüfgerät ein Taktsignal von hoher Präzi­ sion. Zum Beispiel dient ein Taktsignal in derartigen IC-Prüf­ geräten als Zeitnormal bei den verschiedenen Operationen der IC-Prüfgeräte. In einer solchen Situation wird das Taktsignal vor dem Anlegen an das IC-Bauelement (device under test = DUT) einer Jitterreduktionsschaltung zugeführt, um den Jitter bzw. das Zittern des Taktsignals zu beseitigen. Eine derartige Jit­ terreduktionsschaltung wird folglich zwischen einem Zeitgeber, der verschiedene Taktsignale und Zeitsignale erzeugt, und dem zu prüfenden IC-Bauelement vorgesehen, um das Taktsignal zu säubern. Das Ausgangsignal der Jitterreduktionsschaltung wird dem zu prüfenden IC-Bauelement zugeführt.

Eine Prüfanordnung mit einem solchen Taktgeber in einem IC-Prüfgerät ist in Fig. 5 dargestellt. Die Grundstruktur von Fig. 5 weist einen Zeitgeber 50, einen Mustergenerator 60 und eine Jitterreduktionsschaltung 30 auf. Ein durch den Zeitgeber 50 erzeugtes Taktsignal wird über die Jitterreduktionsschal­ tung 30 dem Taktsignalanschluß eines zu prüfenden Bauelements (DUT) zugeführt. Der Mustergenerator 60 liefert über Treiber­ schaltungen Prüfmuster an andere Anschlüsse des zu prüfenden Bauelements (DUT).

Der Zeitgeber 50 erzeugt verschiedene Zeitsignale, Taktsignale und Steuersignale zum Prüfen von IC-Bauelementen. Diese Signale sind durch ein in einem IC-Prüfgerät vorbereite­ tes Testprogramm steuerbar und werden dem Mustergenerator 60, der Jitterreduktionsschaltung 30 und anderen Schaltungsbau­ steinen zugeführt. Die Jitterreduktionsschaltung 30 dient zur Jitterreduktion eines ankommenden Signals. Wie dem Fachmann bekannt, ist ein Jitter eine kurzzeitige Instabilität entweder in der Amplitude oder in der Phase eines Signals.

Die Zeitsignale, Taktsignale und Steuersignale sind je­ weils unabhängig voneinander, bilden Mehrkanal-Testpfade und werden mit beliebiger Prüfgeschwindigkeit erzeugt. Die Mehrka­ nal-Testpfade sind für die Bereitstellung von Prüfsignalen für entsprechende Stiftzahlen eines zu prüfenden IC-Bauelements erforderlich. Ferner weist jede Schaltung im Zeitgeber 50 zur Bereitstellung eines Taktsignals für das zu prüfende Bauele­ ment (DUT) eine - allerdings nicht dargestellte - Verzöge­ rungsschaltung zur Regulierung der Zeitverschiebung bzw. des Synchronisationsfehlers zwischen Taktsignalen für andere Stifte des DUT oder für ein anderes DUT auf.

Wegen der Programmsteuerung, der Zeitverschiebungs­ steuerung und weiterer, zusätzlicher Schaltungen neigen durch den Zeitgeber 50 erzeugte Taktsignale dazu, mehr Jitter aufzu­ weisen als gewöhnliche Taktsignale. Zum Prüfen eines zeit­ steuerungsempfindlichen IC-Bauelements muß daher das Taktsi­ gnal gesäubert werden, d. h. ein Jitter des Taktsignals muß vor dem Anlegen an das IC-Bauelement entfernt oder reduziert werden.

Beim Empfang der Zeittakte vom Zeitgeber 50 erzeugt der Mustergenerator 60 Prüfmustersignale auf der Basis von Muster­ daten, die im Testprogramm vorgesehen sind, wobei die Zeit­ steuerung durch die Zeittakte festgelegt ist. Die Prüfmuster­ signale weisen ein Treibermuster auf, das ein Prüfmuster dar­ stellt, welches über die Treiberschaltungen an das zu prüfende Bauelement (DUT) anzulegen ist, sowie ein Erwartungswertmu­ ster, das zum Vergleich mit dem erhaltenen Ausgangsignal des zu prüfenden Bauelements (DUT) durch logische Komparatoren (nicht dargestellt) dienen soll. Die Prüfmuster werden in meh­ reren Prüfkanälen erzeugt, so daß weitere Anschlüsse des zu prüfenden Bauelements (DUT) in einem vom Taktsignal abhängigen Zeitablauf mit Prüfmustern versorgt werden und die Ergebnisse mit entsprechenden, vom Mustergenerator erzeugten Erwartungs­ wert-Mustern verglichen werden.

Wie oben festgestellt, verringert die Jitterreduktions­ schaltung 30 die Schwankungen oder Jitter des Taktsignals vom Zeitgeber 50. Wegen der ziemlich komplizierten Verfahrensweise und der Schaltungsanordnung in dem obigen Zeitgeber 50 neigt das Taktsignal 31 vom Zeitgeber 50 dazu, einen Jitter aufzu­ weisen, wie in Fig. 6A dargestellt. Der Zweck der Jitterreduk­ tionsschaltung 30 ist daher die Beseitigung des Jitters im Taktsignal 31, um ein Taktsignal 32 von höherer Reinheit zu erzeugen, wie in Fig. 6B dargestellt.

Fig. 8 zeigt ein Schaltungsbeispiel der Jitterreduk­ tionsschaltung 30 gemäß Fig. 5. In diesem Beispiel wird die Jitterreduktionsschaltung 30 von einer Phasensynchronisations­ schaltung gebildet. Die Phasensynchronisationsschaltung weist Frequenzteiler 34 und 35, einen Phasendetektor 36, ein Filter 37, einen spannungsgesteuerten Oszillator 38 und einen Puffer 39 auf. Eine Phasensynchronisationsschleife, die eine Gegen­ kopplungsschleife ist, wird durch Gegenkoppeln des Ausgangsi­ gnals (Taktsignal 32) des spannungsgesteuerten Oszillators 38 zum Phasendetektor 36 gebildet, um die Frequenz des spannungs­ gesteuerten Oszillators 38 bezüglich des Taktsignals 31 zu steuern.

Bei dieser Anordnung wird das Taktsignal 31 nötigen­ falls durch den Frequenzteiler 34 frequenzgeteilt und dem Pha­ sendetektor 36 zugeführt. Das Ausgangsignal des spannungsge­ steuerten Oszillators 38, welches das Taktsignal 32 darstellt, wird durch den Frequenzteiler 35 frequenzgeteilt und dem Pha­ sendetektor 36 zugeführt. Der Phasendetektor 36 erfaßt eine Phasendifferenz zwischen dem Taktsignal 31 und dem Taktsignal 32. Der Phasendetektor 36 erzeugt eine Spannung, welche die Phasendifferenz zwischen dem Taktsignal 31 und dem Taktsignal 32 repräsentiert und über das Filter 37 dem spannungsgesteuer­ ten Oszillator 38 zugeführt wird.

Wie dem Fachmann bekannt, ist das Filter 37 ein Tief­ paßfilter oder eine andere Schaltung mit einer Verzögerung er­ ster Ordnung, so daß die Phasensynchronisationsschleife für eine niedrigere Frequenz eine höhere Verstärkung und für eine höhere Frequenz eine niedrigere Verstärkung aufweist. Das Fil­ ter 37 arbeitet als Integrator. Folglich reduziert die Phasen­ synchronisationsschleife den Jitter im Taktsignal 32, da die Phasensynchronisationsschleife nicht auf jeden Jitter des Taktsignals 31, sondern auf eine mittlere Phasendifferenz zwi­ schen den Taktsignalen 31 und 32 anspricht. Das Taktsignal 32 wird über den Puffer 39 dem zu prüfenden Bauelement (DUT) zu­ geführt.

Der Taktgeber gemäß Fig. 5 mit der Jitterreduktions­ schaltung 30 zwischen dem Zeitgeber 50 und dem zu prüfenden IC-Bauelement weist jedoch die folgenden Probleme auf. Eines der Probleme besteht darin, daß das Taktsignal von der Jitter­ reduktionsschaltung nach einer Frequenzänderung des Taktsi­ gnals vom Zeitgeber 50 eine gewisse Zeit lang undefiniert ist. Bei einer Funktionsprüfung eines IC-Bauelements besteht ein gebräuchliches Testverfahren darin, die Frequenz des an das IC-Bauelement angelegten Taktsignals zu ändern, um festzustel­ len, ob das IC-Bauelement unter den verschiedensten Taktfre­ quenzen funktioniert.

Da die Phasensynchronisationsschleife in der Jitterre­ duktionsschaltung eine Ansprechzeit für die Rückkopplungs­ schleife zum Synchronisieren der Phase des spannungsgesteuer­ ten Oszillators benötigt, kann die Ausgangsfrequenz des span­ nungsgesteuerten Oszillators die Frequenz nicht sofort ändern, sondern bleibt während einer Übergangsperiode (Nichtsynchroni­ sationsperiode) der Phasensynchronisationsschleife unbestimmt. Im Ergebnis wird die Prüfung des IC-Bauelements während der Übergangsperiode ungenau ausgeführt, da die Zeitbeziehung für das IC-Bauelement unbekannt ist.

Ein anderes, mit der Jitterreduktionsschaltung gemäß Fig. 8 verbundenes Problem besteht darin, daß der spannungsge­ steuerte Oszillator 38 das Taktsignal 32 auch dann ausgibt, wenn das Taktsignal 31 vom Zeitgeber 50 der Jitterreduktions­ schaltung 30 nicht zugeführt wird. Dies ist darauf zurückzu­ führen, daß der spannungsgesteuerte Oszillator 38 selbsterregt schwingt, wenn die Rückkopplungsschleife nicht arbeitet. Im Ergebnis kann in dieser Situation keine genaue Prüfung des IC- Bauelements erfolgen, da die Frequenz des Taktsignals 32 unbe­ stimmbar ist.

Fig. 7 zeigt eine derartige Situation eines Übergangs- oder Einschwingvorgangs in der Phasensynchronisationsschleife der Jitterreduktionsschaltung 30 von Fig. 8, wenn sich die Be­ zugsfrequenz geändert hat. Angenommen, die Frequenz des Takt­ signals 31 für die Jitterreduktionsschaltung 30 wird zum Zeit­ punkt t1 in Fig. 7A geändert, dann befindet sich die Phasen­ synchronisationsschleife in der Jitterreduktionsschaltung 30 bis zu einem Zeitpunkt t2 in einem nichtsynchronisierten Zu­ stand. Während dieser Nichtsynchronisationsperiode werden das Taktsignal 32 gemäß Fig. 7B und ein anderes Prüfsignal gemäß Fig. 7C an das zu prüfende Bauelement (DUT) von Fig. 5 ange­ legt. Da jedoch das Taktsignal 32 während dieser Periode noch nicht phasensynchronisiert ist, gibt es keine feste Phasen- oder Zeitbeziehung zwischen dem Taktsignal und den anderen Prüfsignalen. Die Frequenz und die Phase des Taktsignals 32 ist während dieser Übergangsperiode nicht bekannt; daher kann das zu prüfende Bauelement (DUT) nicht angemessen geprüft wer­ den.

Da ferner die Anzahl der Taktsignale oder die Phasen­ differenz während dieser Nichtsynchronisationsperiode nicht genau vorhersagbar sind, ist es nicht möglich, die inneren Zu­ stände des zu prüfenden Bauelements (DUT) abzuschätzen, wenn das DUT während dieser Periode durch die Taktsignale und/oder Prüfsignale gesteuert wird. Beim Prüfen eines derartigen IC- Bauelements muß ein Initialisierungsmuster an das IC-Bauele­ ment angelegt werden, um den inneren Zustand des IC-Bauele­ ments nach jeder Änderung des Taktsignals auf einen vorgegebe­ nen Zustand einzustellen. Dieser Initialisierungsprozeß erfor­ dert zusätzliche Prüfmuster und Verarbeitungszeiten, wodurch ein Prüfdurchsatz oder eine Gesamtprüfleistung vermindert wer­ den.

Es ist daher eine Aufgabe der vorliegenden Erfindung, einen Taktgeber mit einer Jitterreduktionsschaltung zu schaf­ fen, der ein IC-Bauelement bei Veränderung der Frequenz eines Taktsignals für das IC-Bauelement ohne Initialisierung des in­ neren Zustands des IC-Bauelements prüfen kann.

Eine weitere Aufgabe der Erfindung besteht darin, einen Taktgeber mit einer Jitterreduktionsschaltung zu schaffen, der die Zuführung eines Taktsignals und anderer Prüfsignale zu einem zu prüfenden IC-Bauelement während einer Übergangspe­ riode sperrt, in der eine Taktsignalfrequenz geändert wird.

Eine weitere Aufgabe der Erfindung besteht darin, einen Taktgeber mit einer Jitterreduktionsschaltung zu schaffen, der auf der Basis einer Ansprechzeit der Phasensynchronisations­ schleife in der Jitterreduktionsschaltung eine Zeitspanne steuern kann, in der ein Taktsignal und die Prüfsignale daran gehindert werden, das IC-Bauelement zu erreichen.

Eine weitere Aufgabe der Erfindung besteht darin, einen Taktgeber zu schaffen, der auf der Basis eines von einem Test­ programm erzeugten Steuersignals eine Zeitspanne steuern kann, in der das Taktsignal und die Prüfsignale daran gehindert wer­ den, das IC-Bauelement zu erreichen.

Erfindungsgemäß wird eine Taktsteuerschaltung zwischen einer Jitterreduktionsschaltung und einem zu prüfenden IC-Bau­ element vorgesehen. Die Taktsteuerschaltung hindert das Takt­ signal daran, während einer Zeitspanne, die für den Übergang eines Taktsignals zu einer neuen Frequenz erforderlich ist, das IC-Bauelement zu erreichen.

Der erfindungsgemäße Taktgeber weist auf: einen Zeitge­ ber zur Erzeugung von Taktsignalen und Zeitsignalen auf der Basis eines Testprogramms, einen Mustergenerator, der die Zeitsignale vom Zeitgeber empfängt und Prüfmustersignale er­ zeugt, die auf der Basis des Testprogramms dem IC-Bauelement zuzuführen sind, eine Jitterreduktionsschaltung zum Empfang eines Taktsignals vom Zeitgeber und zur Reduktion eines Jit­ ters des Taktsignals sowie eine Taktsteuerschaltung, um die Zuführung des Taktsignals von der Jitterreduktionsschaltung zum IC-Bauelement während einer durch das Testprogramm festge­ legten Sperrzeit zu verhindern, wenn sich eine Frequenz des Taktsignals geändert hat.

Erfindungsgemäß kann der Taktgeber mit der Jitterreduk­ tionsschaltung während der Übergangsperiode für die Frequenz­ änderung des Taktsignals zeitweilig verhindern, daß das Takt­ signal das zu prüfende Bauelement (DUT) erreicht. Eine solche Übergangsperiode wird durch die Zeitdauer bestimmt, die für das Synchronisieren der Phasensynchronisationsschleife in der Jitterreduktionsschaltung mit der neuen Frequenz benötigt wird. Daher ist es nicht erforderlich, ein Muster für die In­ itialisierung des inneren Zustands des IC-Bauelements nach der Frequenzänderung des Taktsignals bereitzustellen, da der in­ nere Zustand des zu prüfenden Bauelements (DUT) während der Übergangsperiode der Frequenzänderung des Taktsignals unverän­ dert bleibt.

Im Ergebnis ermöglicht der erfindungsgemäße Taktgeber den sofortigen Start der Prüfung des zu prüfenden Bauelements (DUT) nach der Frequenzänderung des Taktsignals, da der innere Zustand des zu prüfenden Bauelements (DUT) bekannt ist. Da der Initialisierungsprozeß des inneren Zustands des zu prüfenden Bauelements (DUT) unnötig ist, wird die für einen solchen In­ itialisierungsprozeß erforderliche Zeit eingespart, wodurch der Entwurf des Prüfmusterprogramms erleichtert und die Ge­ samtprüfungsdauer verkürzt wird. Daher verbessert der erfin­ dungsgemäße Taktgeber die Prüfleistung und den Durchsatz des IC-Prüfgeräts.

Fig. 1 zeigt ein Schaltschema, das eine Prüfstruktur darstellt, die mit einem erfindungsgemäßen Taktgeber verbunden ist, der hinter einer Jitterreduktionsschaltung eine Taktsteu­ erschaltung aufweist.

Fig. 2 zeigt ein Schaltschema, das ein Beispiel für ein in der Taktsteuerschaltung von Fig. 1 verwendetes Taktsignal­ sperrgatter darstellt.

Fig. 3 zeigt ein Schaltschema, das ein Beispiel für eine Taktausgangssteuerschaltung darstellt, die in der Takt­ steuerschaltung von Fig. 1 verwendet wird.

Fig. 4 zeigt ein Zeitdiagramm zur Erläuterung der Ar­ beitsweise des erfindungsgemäßen Taktgebers.

Fig. 5 zeigt ein Schaltschema, das eine Prüfstruktur mit einem herkömmlichen Taktgeber mit Jitterreduktionsschal­ tung darstellt.

Fig. 6 zeigt die schematische Darstellung von Wellen­ formen am Eingang und am Ausgang einer Jitterreduktionsschal­ tung.

Fig. 7 zeigt ein Zeitdiagramm, das ein Taktsignal und ein Prüfsignal während einer Frequenzänderungsperiode des Taktsignals darstellt.

Fig. 8 zeigt ein Schaltschema einer Jitterreduktions­ schaltung, die in einem Taktgeber verwendet werden soll.

Fig. 9 zeigt eine schematische Darstellung einer Verzö­ gerungszeit eines Flipflops, das in dem Taktsignalsperrgatter 12 von Fig. 3 verwendet wird.

Fig. 1 zeigt einen erfindungsgemäßen Taktgeber, wobei die entsprechenden Teile des Taktgebers durch die gleichen Be­ zugszeichen wie in Fig. 5 bezeichnet werden. So weist der er­ findungsgemäße Taktgeber auf: einen Zeitgeber 50, einen Mu­ stergenerator 60, eine Jitterreduktionsschaltung 30 und eine Taktsteuerschaltung 10. Die Taktsteuerschaltung 10 ist zwi­ schen der Jitterreduktionsschaltung 30 und dem zu prüfenden IC-Bauelement (DUT) vorgesehen.

Die Taktsteuerschaltung 10 wird von einem Taktsignal­ sperrgatter 12 und einer Taktausgangssteuerschaltung 20 gebil­ det. Das Taktsignalsperrgatter 12 verhindert, daß das Taktsi­ gnal 32 während einer Zeitspanne, die durch ein Taktsperrsi­ gnal 40 von der Taktausgangssteuerschaltung 21 festgelegt wird, das zu prüfende Bauelement (DUT) erreicht. Die Länge des Taktsperrsignals 40 ist so bemessen, daß sie sich über die Zeitspanne erstreckt, die für das Synchronisieren (Mitziehen) der Phasensynchronisationsschleife in der Jitterreduktions­ schaltung 30 nach einer Änderung der Eingangsfrequenz benötigt wird.

Fig. 2 zeigt ein Schaltungsbeispiel des Taktsignal­ sperrgatters 12. In diesem Beispiel weist das Taktsignalsperr­ gatter 12 auf: ein Verzögerungsglied 14, ein Flipflop 16 und ein UND-Gatter 18. Das Taktsignalsperrgatter 12 sperrt bzw. blockiert das Taktsignal 32 zu einem Zeitpunkt, der mit dem Taktsignal 32 synchronisiert ist. Das Flipflop 16 empfängt ein Taktsperrsignal 40 von der Taktausgangssteuerschaltung 20 und reguliert die zeitliche Zuordnung des Taktsperrsignals 40 zum Taktsignal 32.

Das Ausgangssignal des Flipflops 16 wird an einen Ein­ gang des UND-Gatters 18 angelegt, dessen anderer Eingang mit dem Verzögerungsglied 14 verbunden ist. Das Ausgangssignal des Flipflops 16 wird gegenüber dem Taktsignal 32 um eine Schalt­ verzögerungszeit Td des Flipflops 16 verzögert, wie in Fig. 9 dargestellt. Die Verzögerungszeit des Verzögerungsglieds 14 wird so gewählt, daß sie etwas länger ist als die Schaltverzö­ gerungszeit Td des Flipflops 16, um sicherzustellen, daß das Taktsignal 32 durch das Ausgangssignal des Flipflops 16 am UND-Gatter 18 gesperrt wird. Bei dieser Anordnung wird das An­ legen eines am Ausgang der Taktsteuerschaltung 10 vorhandenen Taktsignals 33 an das zu prüfende Bauelement (DUT) so gesteu­ ert, daß es durch das Taktsperrsignal 40 von der Taktausgangs­ steuerschaltung 20 entweder freigegeben oder gesperrt wird.

Fig. 3 zeigt ein Schaltungsbeispiel der erfindungsge­ mäßen Taktausgangssteuerschaltung 20, in der zur Erzeugung des Taktsperrsignals 40 ein RS-Flipflop 24 verwendet wird. Das Taktsperrsignal 40 wird erzeugt, indem das RS-Flipflop 24 durch ein Startsignal 21 gesetzt und durch ein Stopsignal 22 zurückgesetzt wird. Wie oben festgestellt, wird das Taktsperr­ signal 40 dem Taktsignalsperrgatter 12 zugeführt. Das Startsi­ gnal 21 und das Stopsignal 22 sind Impulssignale, die durch ein Testprogramm mit beliebiger Zeitsteuerung frei erzeugt werden können, wenn eine Frequenz des Taktsignals geändert werden muß.

Zum Beispiel können das Startsignal 21 und das Stopsi­ gnal 22 erzeugt werden, indem in dem Prüfmuster für das zu prüfende Bauelement (DUT) eine Programmbeschreibung bezüglich eines Signals vom Mustergenerator 60 oder eines Signals vom Zeitgeber 50 vorgesehen wird. Auch durch das Prüfprogramm wird vorgesehen, daß die Prüfmustersignale für andere Anschlüsse des zu prüfenden Bauelements (DUT) während der Zeitspanne zwi­ schen dem Stopsignal 22 und dem Startsignal 21 gesperrt wer­ den, in Übereinstimmung mit dem Sperren des Taktsignals.

Fig. 4 zeigt ein Zeitdiagramm, das die Arbeitsweise des erfindungsgemäßen Taktgebers darstellt. Das Taktsignal 32 ge­ mäß Fig. 4A von der Jitterreduktionsschaltung 30 ändert seine Frequenz, wenn das Taktsignal 31 vom Zeitgeber 50 als Reaktion auf den Betrieb der Phasensynchronisationsschleife geändert wird. Da, wie oben festgestellt, die Phasensynchronisations­ schleife eine gewisse Zeitspanne bis zum Abschluß der Phasen­ synchronisierungsoperation für die neue Frequenz benötigt, ist die Frequenz des Taktsignals 32 während der Nichtsynchronisa­ tionsperiode gemäß Fig. 4A vor dem Erreichen der Phasensyn­ chronisierung unbestimmbar.

Unmittelbar vor der Frequenzänderung des Taktsignals 31 wird das Stopsignal 22 gemäß Fig. 4C erzeugt, so daß das Takt­ sperrsignal 40 gemäß Fig. 4D an das Taktsignalsperrgatter 12 angelegt wird. Das Taktsignal 32 wird durch das Taktsignal­ sperrgatter 12 synchron mit dem Taktsignal 32 gesperrt. Infol­ gedessen wird am Ausgang der Taktsteuerschaltung 10 das Takt­ signal 33 erzeugt, wie in Fig. 4E dargestellt, und folglich nicht an das zu prüfende Bauelement (DUT) angelegt. Auf der Basis des Testprogramms wird außerdem zeitweilig verhindert, daß Prüfmustersignale gemäß Fig. 4F für andere Anschlüsse des zu prüfenden Bauelements (DUT) an das DUT angelegt werden.

Durch den Ablauf der Reaktionszeit der Phasensynchroni­ sationsschleife in der Jitterreduktionsschaltung 30 befindet sich das Taktsignal 32 im Phasensynchronisationszustand, wie in Fig. 4A dargestellt. Nach Erreichen der Phasensynchronisa­ tion wird das Taktsperrsignal 40 gemäß Fig. 4D durch das Startsignal 21 gemäß Fig. 4B zurückgesetzt, so daß das Sperr­ gatter 12 das Taktsignal 32 durchläßt. Folglich wird am Aus­ gang der Taktsteuerschaltung 10 das Taktsignal 33 gemäß Fig. 4E erzeugt. Gleichzeitig wird auch das Anlegen des Prüfmuster­ signals gemäß Fig. 4F an das zu prüfende Bauelement (DUT) zu­ gelassen.

Wie vorstehend beschrieben, werden das Taktsignal 33 von der Taktsteuerschaltung 10 und das andere Prüfmustersignal 60 nach der Taktsignalsperrperiode synchron miteinander an das zu prüfende Bauelement (DUT) angelegt. Beim Anlegen an das zu prüfende Bauelement (DUT) ist das Taktsignal 33 mit dem Takt­ signal 31 vom Zeitgeber phasensynchronisiert, und während der Übergangsperiode der Phasensynchronisationsschleife wird kein Taktsignal von unbekannter Frequenz an das zu prüfende Bauele­ ment (DUT) angelegt. Folglich ändert sich der innere Zustand des zu prüfenden Bauelements (DUT) während der Übergangspe­ riode der Phasensynchronisationsschleife nicht, da weder das Taktsignal noch das Prüfmuster an das zu prüfende Bauelement (DUT) angelegt werden.

Da bei der vorliegenden Erfindung der innere Zustand des zu prüfenden Bauelements (DUT) bei einer Frequenzänderung des Taktsignals bekannt ist, ist es nicht notwendig, dem zu prüfenden Bauelement (DUT) ein Muster zum Initialisieren des inneren Zustands des zu prüfenden Bauelements (DUT) zuzufüh­ ren. Ein solches Verfahren zur Initialisierung des inneren Zu­ stand des zu prüfenden Bauelements (DUT) ist bei der herkömm­ lichen Technologie jedesmal dann notwendig, wenn die Taktsi­ gnalfrequenz geändert werden muß. Da bei der vorliegenden Er­ findung die Zeit für das Anlegen des Initialisierungsmusters nicht benötigt wird, kann folglich die Gesamtprüfleistung oder der Prüfdurchsatz verbessert werden.

In dem obigen Beispiel weist das Taktsignalsperrgatter 12 in Fig. 2 das Verzögerungsglied 14 und das Flipflop 16 auf. Ein Durchschnittsfachmann kann jedoch ohne Abweichung von den Erfindungsmerkmalen der vorliegenden Erfindung auch andere Schaltungsanordnungen verwenden. Ferner werden im obigen Bei­ spiel zur Erzeugung des Taktsperrsignals 10 das Startsignal 21 und das Stopsignal 22 vom Mustergenerator 60 an die Taktaus­ gangssteuerschaltung 20 angelegt. Das Taktsperrsignal 10 kann jedoch entsprechend dem Testprogramm auch direkt vom Zeitgeber 50 oder vom Mustergenerator 60 erzeugt werden.

Wie vorstehend beschrieben, ist gemäß der vorliegenden Erfindung der Taktgeber mit der Jitterreduktionsschaltung in der Lage, während der Übergangsperiode für eine Frequenzände­ rung des Taktsignals zeitweilig zu verhindern, daß das Taktsi­ gnal das zu prüfende Bauelement (DUT) erreicht. Eine solche Übergangsperiode ist durch die Zeitdauer bestimmt, die für die Phasensynchronisationsschleife in der Jitterreduktionsschal­ tung bis zum Erreichen des Synchronisationszustands mit der neuen Frequenz erforderlich ist. Folglich ist es nicht notwen­ dig, ein Muster für die Initialisierung des inneren Zustands des IC-Bauelements nach der Frequenzänderung des Taktsignals bereitzustellen, da der innere Zustand des zu prüfenden Bau­ elements (DUT) während der Übergangsperiode der Frequenzände­ rung des Taktsignals unverändert bleibt.

Im Ergebnis ermöglicht der erfindungsgemäße Taktgeber den sofortigen Start der Prüfung des zu prüfenden Bauelements (DUT) nach der Frequenzänderung des Taktsignals, da der innere Zustand des zu prüfenden Bauelements (DUT) bekannt ist. Da der Initialisierungsprozeß des inneren Zustands des zu prüfenden Bauelements (DUT) unnötig ist, wird die für einen solchen In­ itialisierungsprozeß erforderliche Zeit eingespart, wodurch der Entwurf des Prüfmusterprogramms erleichtert und die ge­ samte Prüfdauer verkürzt wird. Daher verbessert der erfin­ dungsgemäße Taktgeber die Prüfleistung und den Durchsatz des IC-Prüfgeräts.

Claims (8)

1. Taktgeber zur Verwendung in einem IC-Prüfgerät für die Bereitstellung eines Taktsignals für ein zu prüfendes IC- Bauelement, der aufweist:
einen Zeitgeber zur Erzeugung von Taktsignalen und Zeitsignalen auf der Basis eines Testprogramms;
einen Mustergenerator, der die Zeitsignale von dem Zeitgeber empfängt und Prüfmustersignale erzeugt, die auf der Basis des Testprogramms dem IC-Bauelement zuzuführen sind;
eine Jitterreduktionsschaltung zum Empfang eines Takt­ signals von dem Zeitgeber und zur Verminderung eines Jitters des Taktsignals; und
eine Taktsteuerschaltung, die nach einer Frequenzände­ rung des Taktsignals während einer durch das Testprogramm festgelegten Sperrperiode verhindern soll, daß das Taktsignal von der Jitterreduktionsschaltung dem IC-Bauelement zugeführt wird.

2. Taktgeber nach Anspruch 1, wobei die Taktsteuer­ schaltung von einem Taktsignalsperrgatter, welches verhindert, daß das Taktsignal von der Jitterreduktionsschaltung während der Sperrperiode das IC-Bauelement erreicht, und einer Takt­ ausgangssteuerschaltung gebildet wird, die während der Takt­ sperrperiode ein Taktsperrsignal an das Taktsignalsperrgatter anlegt.

3. Taktgeber nach Anspruch 2, wobei das Taktsperrsignal durch ein Stopsignal und ein Startsignal vom Mustergenerator erzeugt wird, die durch das Testprogramm generiert werden.

4. Taktgeber nach Anspruch 2, wobei die Taktsperrpe­ riode für das Taktsignalsperrgatter durch einen Stopbefehl und einen Startbefehl vom Mustergenerator erzeugt wird, die durch das Testprogramm generiert werden.

5. Taktgeber nach einem der Ansprüche 1 bis 4, wobei die Jitterreduktionsschaltung eine Phasensynchronisations­ schleife aufweist, die eine Frequenz eines spannungsgesteuer­ ten Oszillators mit einer Frequenz des Taktsignals von dem Zeitgeber phasensynchronisiert, und wobei ein Ausgangssignal des spannungsgesteuerten Oszillators als Taktsignal an die Taktsteuerschaltung angelegt wird.

6. Taktgeber nach Anspruch 5, wobei die Steuerschaltung das Taktsignal von der Jitterreduktionsschaltung während der Sperrperiode blockiert, die länger ist als eine Übergangszeit, welche nach einer Änderung der Frequenz vom Zeitgeber für die Phasensynchronisationsschleife in der Jitterreduktionsschal­ tung bis zum Erreichen eines Phasensynchronisationszustands erforderlich ist.

7. Taktgeber nach Anspruch 2, wobei das Taktsignal­ sperrgatter ein Flipflop, das durch das Taktsignal von der Jitterreduktionsschaltung geschaltet wird, sowie ein Verzöge­ rungsglied aufweist, dessen Verzögerungszeit länger ist als eine Schaltverzögerungszeit des Flipflops.

8. Taktgeber nach Anspruch 2, wobei die Taktausgangs­ steuerschaltung von einem RS-Flipflop gebildet wird, das durch ein Startsignal und ein Stopsignal von dem Mustergenerator ge­ steuert wird, um das Taktsperrsignal zu erzeugen, das dem Taktsignalsperrgatter zugeführt wird.