JPH095407A - 高精度信号発生回路 - Google Patents

高精度信号発生回路

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JPH095407A JP7179460A JP17946095A JPH095407A JP H095407 A JPH095407 A JP H095407A JP 7179460 A JP7179460 A JP 7179460A JP 17946095 A JP17946095 A JP 17946095A JP H095407 A JPH095407 A JP H095407A
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Abstract

(57)【要約】 【目的】 本発明は、挿入したジッタ低減回路３０から
出力されるクロック発生を制御可能にして不定状態Ｓun
lockのクロック発生を禁止することで、ＤＵＴ内部状態
が既知の状態で、次のクロック周波数設定で継続的に試
験可能とする。 【構成】 ジッタ低減回路からのクロック出力を試験プ
ログラムによりリアルタイムにＯＮ／ＯＦＦ制御するク
ロック制御手段１０を設ける。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体試験装置の被
試験デバイス（ＤＵＴ）等に与える高純度のクロック信
号の供給手段において、ＤＵＴに与えるクロック信号
を、試験プログラムから任意のタイミングでリアルタイ
ムにＯＮ／ＯＦＦ制御する回路に関する。
【０００２】
【従来の技術】ＤＵＴの種類の中には高純度のクロック
での試験が必要なＤＵＴがある。この場合、ＤＵＴにク
ロックを与える前にクロックのジッタを除去するジッタ
低減回路を挿入した構成で試験が行われる。このような
試験形態のＤＵＴ試験構成例を図５に示す。
【０００３】概略構成は、タイミング発生器（Timing G
enerator：ＴＧ）５０と、パターン発生部６０と、ジッ
タ低減回路３０とで成る。一般のＤＵＴ試験形態に比べ
て、ジッタ低減回路が付加された構成で成る。
【０００４】ＴＧ５０は、所定タイミングでＤＵＴ試験
用の各種タイミングクロック列や制御パルスの発生用で
あって、試験プログラムから制御可能であって、パター
ン発生部６０と、ジッタ低減回路３０と、その他へ供給
している。これは、個別に制御可能であり、任意の試験
周期（test rate）で発生でき、多数チャンネルのクロ
ックや制御パルスを発生している。また各クロックは、
個別に各クロック間のタイミングスキューを調整する為
の遅延回路を有している。これらの為に出力されるクロ
ックには一般のクロックよりも比較的多くのジッタ成分
が含まれている。
【０００５】パターン発生部６０は、ＴＧ５０からの所
定タイミングクロックを受けて、試験プログラムで作成
されたパターンに基ずいて、所望のタイミングのパター
ンを発生させてＤＵＴのピンに印加する。これにはドラ
イバ用パターンや、コンパレータ用期待値パターン等が
あり、複数チャンネルのパターンデータ列を発生する。
ジッタ低減回路３０は、図６のクロック波形図に示すよ
うに、ＴＧ５０からのジッタ成分を含むＴＧクロック信
号３１clkinを受けて、ジッタ成分を取り除いた高純度
クロック信号３２clkを出力するジッタ除去回路であ
る。この内部回路例を図８に示す。
【０００６】図８は、ＰＬＬ（Phase Locked Loop）回
路で構成したジッタ除去回路の例であり、分周器３４、
３５と、位相比較器３６と、フィルタ３７と、ＶＣＯ
（電圧制御発振器）３８で成る。
【０００７】ＴＧクロック信号３１clkinを分周器３４
で分周した信号を位相比較器３６の一端に与え、ＶＣＯ
３８の周波数を分周器３５で分周した信号を位相比較器
３６の他端に与え、両者の位相を比較した結果をフィル
タ３７に供給する。フィルタ３７は、出力される高純度
クロック信号３２clkのジッタ成分が所望に低減される
積分特性を持たせたローパスフィルタである。出力され
る高純度クロック信号３２clkは、両分周器３４、３５
の分周値を同じ値に設定すれば入力クロックと同じ周波
数で、位相も同期したクロック信号が発生する。このよ
うにして高純度クロックに変換した後、このクロックを
ＤＵＴに印加している。
【０００８】ところで、ジッタ低減回路３０の挿入には
難点がある。それは、ファンクション試験条件変更等に
よりクロック周波数を別の周波数に設定変更した瞬間、
このクロック周波数に追従して位相ロックする迄の不定
状態のクロックが発生する点である。また、入力である
ＴＧクロック信号３１clkinを止めても、出力クロック
は、ＰＬＬ回路自身による自由発振によるクロック周波
数を出力してしまう点である。
【０００９】図７は、別の周波数に設定変更した時にお
ける出力クロック信号の発生状態説明図である。新たな
周波数の設定変更が発生すると、ＰＬＬ回路は一瞬に不
定状態Ｓunlockのクロック発生に移り、ＰＬＬループの
ロック時間後に安定状態Ｓlockに戻る。この期間の出力
クロックは、位相が不定のクロックであり、他の試験パ
ターンとの位相関係が崩れる為、ＤＵＴ試験に供するこ
とが出来ない。この為に、この期間は、ＤＵＴ試験が一
時中断する。
【００１０】また、不定状態Ｓunlockの期間に発生する
クロック数や位相を把握することが出来ないので、ＤＵ
Ｔ品種によってはＤＵＴ内部回路の状態が変化したり不
定となってしまうものもある。このようなＤＵＴにおい
ては、新たな周波数の設定変更の度に、次の試験条件の
為の初期化パターンを印加して回路内部状態を既知の状
態に復元する必要がある。この為に、印加する試験パタ
ーン量が増えて、スループットの低下要因となる。
【００１１】
【発明が解決しようとする課題】上記説明のように、Ｄ
ＵＴ品種によってはジッタ低減回路３０の挿入による不
具合が生じる。このようなＤＵＴにおいては、クロック
条件変更の都度、初期化パターンを印加して回路内部状
態を既知の状態に復元する為の試験パターンを挿入する
手順が必要がある。このことは、試験パターン量が増え
たり、初期化時間がかかり、スループット低下要因とな
る場合があり、実用上の不便であった。
【００１２】そこで、本発明が解決しようとする課題
は、挿入したジッタ低減回路３０から出力されるクロッ
ク発生を制御可能にして不定状態Ｓunlockのクロック出
力を禁止することで、ＤＵＴ内部状態が既知の状態で、
次のクロック周波数設定で継続的に試験可能とすること
を目的とする。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明の構成では、ジッタ低減回路からのクロック
出力を試験プログラムによりリアルタイムにＯＮ／ＯＦ
Ｆ制御するクロック制御手段１０を設ける構成手段にす
る。これにより、ジッタ低減回路が出力する不定状態Ｓ
unlockのクロック出力を任意に制御可能になる。
【００１４】クロック制御手段１０としては、上記課題
を解決するために、本発明の構成では、ジッタ低減回路
からの高純度クロック信号３２clkを受けて、クロック
出力を禁止するクロック禁止ゲート部１２を設け、試験
プログラムからの制御信号を受けて、クロック禁止ゲー
ト部１２へクロック出力禁止信号１０contを供給するク
ロック出力制御部２０を設ける構成がある。また、ジッ
タ低減回路からの高純度クロック信号３２clkを受け、
試験プログラムからのＯＮ／ＯＦＦ状態制御信号を受け
て、クロック出力を禁止するクロック禁止ゲート部１２
とした構成がある。
【００１５】
【作用】クロック制御手段１０は、試験プログラムによ
りリアルタイムに任意に発生するスタート信号２１star
tとストップ信号２２stopを受けて、ジッタ低減回路３
０が出力するクロック発生をＯＮ／ＯＦＦ制御する機能
を持つ。これにより、新たな周波数の設定変更に伴う不
定位相のクロックの供給を停止することができる。ま
た、この不定状態Ｓunlock期間の不定クロック個数の発
生を防止して既知のクロック個数の発生を実現する作用
がある。
【００１６】
【実施例】
（実施例１）本発明の実施例は、図１に示すように、ジ
ッタ低減回路３０の出力クロックの供給を任意に制御可
能なクロック制御手段１０回路を追加した構成で成る。
このクロック制御手段１０は、クロック禁止ゲート部１
２と、クロック出力制御部２０で成る。
【００１７】図２は、クロック禁止ゲート部１２の回路
例である。このクロック禁止ゲート部１２では、遅延手
段１４と、ＦＦ１６と、ＡＮＤゲート１８による回路で
成る。これは、入力高純度クロック信号３２clkに同期
してこのクロックを禁止するゲート回路である。ＦＦ１
６は、高純度クロック信号３２clkにより、クロック出
力制御部２０からのクロック出力禁止信号１０contをリ
タイミングした後、ＡＮＤゲート１８の一端に供給し、
入力高純度クロック信号３２clkは、少なくともＦＦ１
６の伝播遅延量Ｔdlyの遅延を与えた後ＡＮＤゲート１
８の他端に供給する。これにより、入力高純度クロック
信号３２clkは、クロック出力禁止信号１０contに同期
してイネーブル／ディスイネーブルされた出力クロック
信号３３outとしてＤＵＴへ供給される。
【００１８】図３は、ＲＳＦＦ（ＲＳフリップフロッ
プ）２４を用いたクロック出力制御部２０の回路例であ
る。このクロック出力制御部２０は、スタート信号２１
startでＲＳＦＦ２４をセットし、ストップ信号２２sto
pでＲＳＦＦ２４をクリアすることで、このＱ出力であ
るクロック出力禁止信号１０contの状態信号をクロック
禁止ゲート部１２に供給する。ここで、スタート信号２
１startと、ストップ信号２２stopは、試験プログラム
により任意に発生できるパルス信号であって、ＴＧ５０
からの信号あるいはパターン発生部６０からの信号を使
用し、ＤＵＴ試験パターンのプログラム記述作成により
任意のタイミングでパルス信号を発生可能な信号であ
る。
【００１９】これらの動作について図４を参照して説明
する。ＤＵＴ試験中、新たな周波数の設定変更直前にス
トップ信号２２stopを発生させて、出力クロック信号３
３outを禁止状態にし、他の試験パターン６０patも停止
させる。その後に、新たな周波数に設定変更する。この
直後、出力高純度クロック信号３２clkは同期が外れて
不定状態Ｓunlockになる。その後ジッタ低減回路３０の
位相ロック時間経過後に元の安定状態Ｓlockに遷移す
る。この状態以後に、スタート信号２１startを発生さ
せて、他の試験パターン６０patと共に出力クロック信
号３３outの供給を再開し、ＤＵＴ試験を継続する。
【００２０】上記説明から、クロック制御手段１０から
の出力クロック信号３３outは、他の試験パターン６０p
atと同期してＤＵＴに印加することができるようにな
り、所定位相のクロックであり、かつ既知のクロック数
とすることができる。この結果、従来のように、ＤＵＴ
内部の動作状態が変わってしまう不具合が解消でき、既
知の内部回路状態を維持することができ、確実な無駄の
無い試験パターンのプログラム作成ができる大きな特徴
が得られる。このことは、クロック周波数の設定条件変
更毎に必要であったＤＵＴ初期化パターンの挿入が不要
になるメリットが得られる。これにより、初期化時間に
要する時間が省略でき、この時間分のスループットの向
上ができる効果も得られる。
【００２１】上記実施例の説明では、図２に示すクロッ
ク禁止ゲート部１２の回路の場合で説明していたが、こ
の遅延手段１４とＦＦ１６とＡＮＤゲート１８による以
外にも、同様に高純度クロック信号３２clkに同期して
クロック出力を禁止する回路手段は容易に考えられる。
【００２２】また、上記実施例の説明では、図３に示す
クロック出力制御部２０の回路の場合では、２つのスタ
ート信号２１startとストップ信号２２stopを使用する
場合で説明していたが、所望により、直接、クロック出
力禁止信号１０contの状態信号をＴＧ５０あるいはパタ
ーン発生部６０から供給入力する場合は、このクロック
出力制御部２０回路を削除して直接クロック禁止ゲート
部１２に供給するように構成したクロック制御手段１０
としても良く、同様にして実施可能である。
【００２３】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。ク
ロック制御手段１０は、試験プログラムによりリアルタ
イムに任意に発生するスタート信号２１startとストッ
プ信号２２stopを受けて、ジッタ低減回路３０が出力す
るクロック発生をＯＮ／ＯＦＦ制御する効果が得られ
る。これにより、新たな周波数の設定変更に伴う不定位
相のクロックの供給を停止することができる。また、こ
の不定状態Ｓunlock期間の不定クロック個数の発生を防
止して既知のクロック個数の発生とすることができ、試
験プログラムの作成が比較的容易になる特徴がある。こ
れにより、ＤＵＴ内部状態が既知の状態で、次のクロッ
ク周波数設定で継続的に試験可能となる。
【００２４】特に、ＤＵＴにクロックが印加されると、
ＤＵＴ内部の動作状態が変わってしまうＤＵＴにおいて
は、新たな周波数の設定変更毎に、これに対応した個別
のＤＵＴ初期化用試験パターンの挿入が不要になり、こ
の為の初期化実行時間を削減出来ることとなり、極めて
有効な機能である。また、従来におけるＤＵＴ初期化用
試験パターンの作成も大幅に軽減され、無駄の無い試験
パターンのプログラム作成ができる為、テストプログラ
ム作成工数削減効果も大である。
【図面の簡単な説明】
【図１】本発明の、ジッタ低減回路３０の後に任意に制
御可能なクロック制御手段１０回路を追加した構成図で
ある。
【図２】本発明の、クロック禁止ゲート部１２の回路例
である。
【図３】本発明の、クロック出力制御部２０の回路例で
ある。
【図４】本発明の、制御動作を説明するタイミング図で
ある。
【図５】従来の、ジッタ低減回路３０を有する試験形態
のＤＵＴ試験構成図である。
【図６】ＴＧ５０から出力されるクロック波形と、ジッ
タ低減回路３０を通過した後のクロック波形図である。
【図７】従来の、新たなクロック周波数の設定変更時に
おいて、ジッタ低減回路３０がＤＵＴに供給するクロッ
クのタイミング図である。
【図８】ジッタ低減回路３０の内部回路例である。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 ジッタ低減回路を経由して、ＤＵＴに印
    加するクロック信号において、 ジッタ低減回路からのクロック出力を試験プログラムに
    よりリアルタイムにＯＮ／ＯＦＦ制御するクロック制御
    手段を設け、 以上を具備していることを特徴とした高精度信号発生回
    路。
  2. 【請求項２】 クロック制御手段は、 ジッタ低減回路からの高純度クロック信号を受けて、ク
    ロック出力を禁止するクロック禁止ゲート部と、 試験プログラムからの制御信号を受けて、クロック禁止
    ゲート部へクロック出力禁止信号を供給するクロック出
    力制御部と、 以上を具備していることを特徴とした請求項１記載の高
    精度信号発生回路。
  3. 【請求項３】 クロック制御手段は、 ジッタ低減回路からの高純度クロック信号を受け、試験
    プログラムからのＯＮ／ＯＦＦ状態制御信号を受けて、
    クロック出力を禁止するクロック禁止ゲート部とした請
    求項１記載の高精度信号発生回路。
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