JPH095407A - 高精度信号発生回路 - Google Patents
高精度信号発生回路Info
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- JPH095407A JPH095407A JP7179460A JP17946095A JPH095407A JP H095407 A JPH095407 A JP H095407A JP 7179460 A JP7179460 A JP 7179460A JP 17946095 A JP17946095 A JP 17946095A JP H095407 A JPH095407 A JP H095407A
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Abstract
出力されるクロック発生を制御可能にして不定状態Sun
lockのクロック発生を禁止することで、DUT内部状態
が既知の状態で、次のクロック周波数設定で継続的に試
験可能とする。 【構成】 ジッタ低減回路からのクロック出力を試験プ
ログラムによりリアルタイムにON/OFF制御するク
ロック制御手段10を設ける。
Description
試験デバイス(DUT)等に与える高純度のクロック信
号の供給手段において、DUTに与えるクロック信号
を、試験プログラムから任意のタイミングでリアルタイ
ムにON/OFF制御する回路に関する。
での試験が必要なDUTがある。この場合、DUTにク
ロックを与える前にクロックのジッタを除去するジッタ
低減回路を挿入した構成で試験が行われる。このような
試験形態のDUT試験構成例を図5に示す。
enerator:TG)50と、パターン発生部60と、ジッ
タ低減回路30とで成る。一般のDUT試験形態に比べ
て、ジッタ低減回路が付加された構成で成る。
用の各種タイミングクロック列や制御パルスの発生用で
あって、試験プログラムから制御可能であって、パター
ン発生部60と、ジッタ低減回路30と、その他へ供給
している。これは、個別に制御可能であり、任意の試験
周期(test rate)で発生でき、多数チャンネルのクロ
ックや制御パルスを発生している。また各クロックは、
個別に各クロック間のタイミングスキューを調整する為
の遅延回路を有している。これらの為に出力されるクロ
ックには一般のクロックよりも比較的多くのジッタ成分
が含まれている。
定タイミングクロックを受けて、試験プログラムで作成
されたパターンに基ずいて、所望のタイミングのパター
ンを発生させてDUTのピンに印加する。これにはドラ
イバ用パターンや、コンパレータ用期待値パターン等が
あり、複数チャンネルのパターンデータ列を発生する。
ジッタ低減回路30は、図6のクロック波形図に示すよ
うに、TG50からのジッタ成分を含むTGクロック信
号31clkinを受けて、ジッタ成分を取り除いた高純度
クロック信号32clkを出力するジッタ除去回路であ
る。この内部回路例を図8に示す。
路で構成したジッタ除去回路の例であり、分周器34、
35と、位相比較器36と、フィルタ37と、VCO
(電圧制御発振器)38で成る。
で分周した信号を位相比較器36の一端に与え、VCO
38の周波数を分周器35で分周した信号を位相比較器
36の他端に与え、両者の位相を比較した結果をフィル
タ37に供給する。フィルタ37は、出力される高純度
クロック信号32clkのジッタ成分が所望に低減される
積分特性を持たせたローパスフィルタである。出力され
る高純度クロック信号32clkは、両分周器34、35
の分周値を同じ値に設定すれば入力クロックと同じ周波
数で、位相も同期したクロック信号が発生する。このよ
うにして高純度クロックに変換した後、このクロックを
DUTに印加している。
難点がある。それは、ファンクション試験条件変更等に
よりクロック周波数を別の周波数に設定変更した瞬間、
このクロック周波数に追従して位相ロックする迄の不定
状態のクロックが発生する点である。また、入力である
TGクロック信号31clkinを止めても、出力クロック
は、PLL回路自身による自由発振によるクロック周波
数を出力してしまう点である。
ける出力クロック信号の発生状態説明図である。新たな
周波数の設定変更が発生すると、PLL回路は一瞬に不
定状態Sunlockのクロック発生に移り、PLLループの
ロック時間後に安定状態Slockに戻る。この期間の出力
クロックは、位相が不定のクロックであり、他の試験パ
ターンとの位相関係が崩れる為、DUT試験に供するこ
とが出来ない。この為に、この期間は、DUT試験が一
時中断する。
クロック数や位相を把握することが出来ないので、DU
T品種によってはDUT内部回路の状態が変化したり不
定となってしまうものもある。このようなDUTにおい
ては、新たな周波数の設定変更の度に、次の試験条件の
為の初期化パターンを印加して回路内部状態を既知の状
態に復元する必要がある。この為に、印加する試験パタ
ーン量が増えて、スループットの低下要因となる。
UT品種によってはジッタ低減回路30の挿入による不
具合が生じる。このようなDUTにおいては、クロック
条件変更の都度、初期化パターンを印加して回路内部状
態を既知の状態に復元する為の試験パターンを挿入する
手順が必要がある。このことは、試験パターン量が増え
たり、初期化時間がかかり、スループット低下要因とな
る場合があり、実用上の不便であった。
は、挿入したジッタ低減回路30から出力されるクロッ
ク発生を制御可能にして不定状態Sunlockのクロック出
力を禁止することで、DUT内部状態が既知の状態で、
次のクロック周波数設定で継続的に試験可能とすること
を目的とする。
に、本発明の構成では、ジッタ低減回路からのクロック
出力を試験プログラムによりリアルタイムにON/OF
F制御するクロック制御手段10を設ける構成手段にす
る。これにより、ジッタ低減回路が出力する不定状態S
unlockのクロック出力を任意に制御可能になる。
を解決するために、本発明の構成では、ジッタ低減回路
からの高純度クロック信号32clkを受けて、クロック
出力を禁止するクロック禁止ゲート部12を設け、試験
プログラムからの制御信号を受けて、クロック禁止ゲー
ト部12へクロック出力禁止信号10contを供給するク
ロック出力制御部20を設ける構成がある。また、ジッ
タ低減回路からの高純度クロック信号32clkを受け、
試験プログラムからのON/OFF状態制御信号を受け
て、クロック出力を禁止するクロック禁止ゲート部12
とした構成がある。
りリアルタイムに任意に発生するスタート信号21star
tとストップ信号22stopを受けて、ジッタ低減回路3
0が出力するクロック発生をON/OFF制御する機能
を持つ。これにより、新たな周波数の設定変更に伴う不
定位相のクロックの供給を停止することができる。ま
た、この不定状態Sunlock期間の不定クロック個数の発
生を防止して既知のクロック個数の発生を実現する作用
がある。
ッタ低減回路30の出力クロックの供給を任意に制御可
能なクロック制御手段10回路を追加した構成で成る。
このクロック制御手段10は、クロック禁止ゲート部1
2と、クロック出力制御部20で成る。
例である。このクロック禁止ゲート部12では、遅延手
段14と、FF16と、ANDゲート18による回路で
成る。これは、入力高純度クロック信号32clkに同期
してこのクロックを禁止するゲート回路である。FF1
6は、高純度クロック信号32clkにより、クロック出
力制御部20からのクロック出力禁止信号10contをリ
タイミングした後、ANDゲート18の一端に供給し、
入力高純度クロック信号32clkは、少なくともFF1
6の伝播遅延量Tdlyの遅延を与えた後ANDゲート1
8の他端に供給する。これにより、入力高純度クロック
信号32clkは、クロック出力禁止信号10contに同期
してイネーブル/ディスイネーブルされた出力クロック
信号33outとしてDUTへ供給される。
プ)24を用いたクロック出力制御部20の回路例であ
る。このクロック出力制御部20は、スタート信号21
startでRSFF24をセットし、ストップ信号22sto
pでRSFF24をクリアすることで、このQ出力であ
るクロック出力禁止信号10contの状態信号をクロック
禁止ゲート部12に供給する。ここで、スタート信号2
1startと、ストップ信号22stopは、試験プログラム
により任意に発生できるパルス信号であって、TG50
からの信号あるいはパターン発生部60からの信号を使
用し、DUT試験パターンのプログラム記述作成により
任意のタイミングでパルス信号を発生可能な信号であ
る。
する。DUT試験中、新たな周波数の設定変更直前にス
トップ信号22stopを発生させて、出力クロック信号3
3outを禁止状態にし、他の試験パターン60patも停止
させる。その後に、新たな周波数に設定変更する。この
直後、出力高純度クロック信号32clkは同期が外れて
不定状態Sunlockになる。その後ジッタ低減回路30の
位相ロック時間経過後に元の安定状態Slockに遷移す
る。この状態以後に、スタート信号21startを発生さ
せて、他の試験パターン60patと共に出力クロック信
号33outの供給を再開し、DUT試験を継続する。
の出力クロック信号33outは、他の試験パターン60p
atと同期してDUTに印加することができるようにな
り、所定位相のクロックであり、かつ既知のクロック数
とすることができる。この結果、従来のように、DUT
内部の動作状態が変わってしまう不具合が解消でき、既
知の内部回路状態を維持することができ、確実な無駄の
無い試験パターンのプログラム作成ができる大きな特徴
が得られる。このことは、クロック周波数の設定条件変
更毎に必要であったDUT初期化パターンの挿入が不要
になるメリットが得られる。これにより、初期化時間に
要する時間が省略でき、この時間分のスループットの向
上ができる効果も得られる。
ク禁止ゲート部12の回路の場合で説明していたが、こ
の遅延手段14とFF16とANDゲート18による以
外にも、同様に高純度クロック信号32clkに同期して
クロック出力を禁止する回路手段は容易に考えられる。
クロック出力制御部20の回路の場合では、2つのスタ
ート信号21startとストップ信号22stopを使用する
場合で説明していたが、所望により、直接、クロック出
力禁止信号10contの状態信号をTG50あるいはパタ
ーン発生部60から供給入力する場合は、このクロック
出力制御部20回路を削除して直接クロック禁止ゲート
部12に供給するように構成したクロック制御手段10
としても良く、同様にして実施可能である。
ているので、下記に記載されるような効果を奏する。ク
ロック制御手段10は、試験プログラムによりリアルタ
イムに任意に発生するスタート信号21startとストッ
プ信号22stopを受けて、ジッタ低減回路30が出力す
るクロック発生をON/OFF制御する効果が得られ
る。これにより、新たな周波数の設定変更に伴う不定位
相のクロックの供給を停止することができる。また、こ
の不定状態Sunlock期間の不定クロック個数の発生を防
止して既知のクロック個数の発生とすることができ、試
験プログラムの作成が比較的容易になる特徴がある。こ
れにより、DUT内部状態が既知の状態で、次のクロッ
ク周波数設定で継続的に試験可能となる。
DUT内部の動作状態が変わってしまうDUTにおいて
は、新たな周波数の設定変更毎に、これに対応した個別
のDUT初期化用試験パターンの挿入が不要になり、こ
の為の初期化実行時間を削減出来ることとなり、極めて
有効な機能である。また、従来におけるDUT初期化用
試験パターンの作成も大幅に軽減され、無駄の無い試験
パターンのプログラム作成ができる為、テストプログラ
ム作成工数削減効果も大である。
御可能なクロック制御手段10回路を追加した構成図で
ある。
である。
ある。
ある。
のDUT試験構成図である。
タ低減回路30を通過した後のクロック波形図である。
おいて、ジッタ低減回路30がDUTに供給するクロッ
クのタイミング図である。
Claims (3)
- 【請求項1】 ジッタ低減回路を経由して、DUTに印
加するクロック信号において、 ジッタ低減回路からのクロック出力を試験プログラムに
よりリアルタイムにON/OFF制御するクロック制御
手段を設け、 以上を具備していることを特徴とした高精度信号発生回
路。 - 【請求項2】 クロック制御手段は、 ジッタ低減回路からの高純度クロック信号を受けて、ク
ロック出力を禁止するクロック禁止ゲート部と、 試験プログラムからの制御信号を受けて、クロック禁止
ゲート部へクロック出力禁止信号を供給するクロック出
力制御部と、 以上を具備していることを特徴とした請求項1記載の高
精度信号発生回路。 - 【請求項3】 クロック制御手段は、 ジッタ低減回路からの高純度クロック信号を受け、試験
プログラムからのON/OFF状態制御信号を受けて、
クロック出力を禁止するクロック禁止ゲート部とした請
求項1記載の高精度信号発生回路。
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