KR100406882B1

KR100406882B1 - 혼합신호테스터내에서의클록신호를정확하게정합시키는방법및장치

Info

Publication number: KR100406882B1
Application number: KR1019960032177A
Authority: KR
Inventors: 로버트 피어스 스튜어트; 지. 마이어 데니스
Original assignee: 슐럼버거 테크놀로지즈, 아이엔씨.
Priority date: 1995-08-01
Filing date: 1996-08-01
Publication date: 2004-04-14
Also published as: JPH09232922A; FR2737620A1; KR970013696A; FR2737620B1; DE19629869C2; DE19629869A1

Abstract

재현성이 있으며 확정적인 테스트 동작을 이행하기 위해 혼합 신호 테스트 시스템에서의 비동기 방식으로 발생된 디지털 및 아날로그 클록이 정확하게 정합된다. 가변 주파수 디지털 마스터 클록 신호에 대하여 비동기적인 아날로그 신호의 직접 디지털 합성에 그러한 가변 주파수 디지털 마스터 클록이 사용된다. 재동기 명령은, 아날로그 클록 신호가 상기 마스터 클록 신호에 대하여 바람직한 위상 관계에 있을 때까지 아날로그 클록 신호를 억제한다. 따라서, 아날로그 클록 신호는 공지되고 확정적인 관계로 상기 마스터 클록 신호와 위상 정합된다. 재동기 명령은, 또한, 테스트중의 디바이스에 인가된 여기 신호의 패턴과 아날로그 클록 신호의 위상을 정합시킨다. 아날로그 클록 신호를 상기 마스터 클록 신호 및 상기 여기 신호의 패턴과 정합시키는 것은 테스트 마다의 테스트 결과가 일관성이 있게 한다. 위상 동기 루프는 합성된 아날로그 클록 신호로부터 여진(spur)을 제거한다. 지터 발생기는 어떤 유형의 테스트를 위해 필요에 따라 아날로그 클록 신호의 제어된 지터 동작을 위해 제공된다. N횟수 발생용 계수기는 테스트중의 디바이스에서 준안정 상태가 발생되는 것을 회피하기 위해 필요한 경우 테스트 패턴내에 여분의 마스터 클록 신호 주기가 프로그램가능하게 도입되게 할 수 있다.

Description

혼합 신호 테스터에서의 클록 신호를 정확하게 정합시키는 방법 및 장치{Accurate alignment of clocks in mixed-signal tester}

기술분야

본 발명은 클록(clock) 신호, 구체적으로 기술하면, 혼합 신호 집적 회로 테스터에서의 클록 신호를 정확하게 정합시키는 방법 및 장치에 관한 것이다.

종래기술

디지털 집적 회로(integrated circuit;IC) 디바이스는 미리 결정된 패턴 및 타이밍 관계로 한 패턴의 2진 여기 신호를 상기 디바이스의 핀에 인가함으로써 테스트되는 것이 전형적이다. 디지털 테스트 시스템은 상기 디바이스의 결과적으로 얻어진 디지털 출력 신호를 조사하고 이를 미리 정의된 진리표와 비교한다. 각각의 시간 간격 동안 상기 디바이스의 출력 핀에서의 비트(1 및 0)가 상기 진리표의 비트와 일치하는 지에 따라 합격 또는 불합격 결정이 내려진다. 그러한 디바이스에 대한 테스트 시스템은 테스트되어야 할 디바이스의 유형의 요건에 적합하도록 유연성이 있으며 프로그램이 가능하다. 고속의 프로그램가능한 디지털 테스트 시스템의 일례는 미국, 캘리포니아, 산 조세에 소재하는 슐럼버거 테크놀로지즈(Schlumber-ger Technologies) 사로부터 상업적으로 입수가능한 ITS 9000FX 시스템이다.

테스트되어야 할 기타의 디바이스는 순수한 디지털 방식이 아니다. 이러한디바이스는 "혼합 신호(mixed-signal)" 디바이스로서 알려져 있으며 디지털 및 아날로그 신호 특성을 모두 지닐 수 있다. 혼합 신호 디바이스는 흔히 디지털 방식인 것이 대부분이지만, 순수한 디지털 방식의 디바이스가 테스트되는 것처럼 테스트될 수가 없다. 혼합 신호 디바이스는 디지털 신호 입력 또는 출력 외에도 하나 이상의 아날로그 신호 입력(예컨대, 아날로그-디지털 변환기(ADC)) 또는 하나 이상의 아날로그 신호 출력(예컨대, 디지털-아날로그 변환기(DAC))을 필요로 하는 핀을 지닐 수 있다. 혼합 신호 디바이스는 아날로그 신호의 디지털 표시를 수신 또는 공급하는 핀(예컨대, 코더-디코더 디바이스(codec))을 지닐 수 있다.

순수한 디지털 방식의 디바이스의 테스트 동작을 이행하기 위한 시스템에 있어서는, 테스트중의 디바이스(device under test;DUT)의 핀을 구동시키고 상기 테스트중의 디바이스(DUT)의 핀상의 응답을 측정하는 데 사용되는 이벤트 논리(event logic)를 제어하는 것과 같은 테스터의 모든 동작을 동기시키는 데 단일의 마스터 클록이 사용된다. 예를들어, 상기 ITS 9000FX 테스트 시스템은 312.5MHz의 고정 주파수에서의 시스템 마스터 클록을 지닌다. 테스트 헤드에서의 모든 동작은 주파수, 공지-기간의 주기 및 고정-지연 라인에 기초하여 시간-정합(time-alignment)된다. 모든 동작이 단일의 마스터-클록에 동기되기 때문에, 주어진 테스트가 이행될 때마다의 결과는 시스템의 정확도 범위내에서 재현성이 있다.

혼합 신호 테스트 시스템에 있어서는, 각각의 아날로그 채널이 테스트중의 디바이스(DUT)의 디지털 핀을 구동하는 시스템 마스터 클록과는 상대적으로 비동기 방식으로 동작하는 자체적인 클록 소스를 지녀야 한다. 혼합 신호 테스트 동작 요건을 만족시키기 위해, 클록 주파수에 대한 미세한 제어가 필요하다. 아날로그-채널 클록 소스는 또한 확정적(deterministic)이어야 하는 데, 예컨대, 테스트중의 디바이스(DUT)상에서 주어진 테스트 프로그램이 실행될 때마다 동일한 테스트 결과가 얻어져야 한다. 이는, 아날로그-채널 클록과 시스템 마스터 클록이 서로 비동기 방식으로 동작하는 경우가 있더라도, 테스트 프로그램이 실행될 때마다 아날로그-채널 클록과 시스템 마스터 클록 간의 위상이 동일한 위상이여야 한다는 것을 의미한다.

도1은 혼합 신호의 테스트 동작을 이행함에 있어서의 두 개의 "마스터" 클록에 대한 필요성을 예시한 것이다. 마스터 클록(100)은 클록 신호를 주파수 분할기(105)에 공급하며 주파수 분할기(105)는 이어서 순서기(sequencer;110)에 감소된 주파수 신호를 공급한다. 순서기(110)는 테스트중의 디바이스(DUT;125)의 클록 입력(115)에 클록 신호를 공급하며 테스트중의 디바이스(DUT;125)의 데이터 입력(120)에 데이터 비트를 공급한다. 이와 같은 예에 있어서, 테스트중의 디바이스(DUT;125)는 디지털-아날로그 변환기(DAC)이며, 디지털-아날로그 변환기(DAC)는 출력 라인(130)에 아날로그 신호(135)를 공급한다. 이러한 테스트 시스템은 버퍼(buffer;140)를 통해 아날로그-디지털 변환기(ADC;145)에 아날로그 신호를 통과시킨다. 이러한 아날로그 신호를 샘플링하기 위해, 아날로그-디지털 변환기(ADC:145)는 그의 클록 입력(150)에서 클록 신호를 필요로 한다. 디지털-아날로그 변환기(DAC)의 데이터 속도가 100MHz인 경우, 전형적인 샘플링에서는 비현실적으로 높은 200MHz 샘플링 속도(나이퀴스트(Nyquist))가 필요하다는 점에서 문제가 발생한다.

한가지 해결책은 공지된 언더샘플링(undersampling) 기술을 사용하는 것인데, 이 경우에는 테스트 패턴이 반복적으로 테스트중의 디바이스(DUT)에 가해지기 때문에 신호가 저속으로 샘플링되고 테스트 패턴에 대한 가변 위상 관계로 재샘플링된다. 이러한 예에서 언더샘플링이 10나노초(ns)이내에 4096개의 포인트(point)를 측정하기 위해 사용되는 경우, 샘플러(sampler)에 대하여 필요한 클록은 10.00244141나노초(ns)의 주기, 또는 99,975,591.1Hz의 주파수를 갖는다. 테스트중의 디바이스(DUT)에 대한 100MHz의 클록 신호 및 99,975,591.1Hz의 샘플링-클록 신호를 단일의 마스터 클록으로부터 파생시키려면 409.5GHz의 비현실적인 고주파수에서의 마스터 클록이 필요하다.

두 개의 마스터 클록을 사용하는 것은 다른 문제를 야기시킨다. 두 개의 개별 클록이 사용되는 경우, 이들은 각각 고 효율 샘플링 속도(예컨대, 1GHz)를 달성하기 위해 고 분해능(resolution)(예컨대, 0.1Hz)을 지녀야 한다. 상기 클록들은 서로에 대해 위상 동기되어야 하며, 재현성이 있고 확정적인 샘플링을 보장하기 위해, 이들 두 클록 사이의 위상 관계는 테스트 마다 변화되지 않아야 한다.

혼합 신호의 테스트 동작에 대한 한가지 전형적인 접근 방안에 있어서는, 제1 클록이 디지털 이벤트(digital event)를 발생시키는 데 사용되는 클록 신호를 공급하며 제2 클록이 아날로그 기기에 대한 클록 신호를 공급한다. 따라서, 상기 아날로그 기기는 상기 디지털 이벤트에 대하여 비동기 방식으로 동작한다. 그와 같은 비동기 클록 신호를 재정합시키기 위한 여러 유형의 기술들이 지금까지 제안되어 왔지만, 거기에는 항상 적어도 하나의 클록 사이클의 잔류 오차가 항상 존재한다. 따라서, 테스트 동작은 재현성이 없으며 확정적이지 않다.

본 발명은 전술한 바와 같은 종래 기술의 문제점을 극복하기 위하여 혼합 신호 테스트 동작에서 사용되는 클록 신호를 발생시키는 개선된 방법 및 장치를 제공하는 것을 그 목적으로 한다.

도1은 혼합 신호의 테스트 동작을 이행함에 있어서 두개의 "마스터(master)"클록이 필요한 일례를 보여주는 도면.

도2는 명령(command)에 따라 동기될 수 있는 아날로그 클록 신호 및 디지털 마스터 클록을 비동기 방식으로 발생시키는 본 발명의 한 실시예에 따른 장치를 보여주는 도면.

도3은 도2의 장치에서의 클록 신호의 동기를 예시하는 도면.

도4는 본 발명에 따른 아날로그-채널 클록 신호 발생기의 다른 한 실시예를 보여주는 도면.

도5는 저-지터(low-jitter) 아날로그 클록 신호를 발생시키는 본 발명에 따른 클록 발생기의 블록 선도.

도6은 본 발명에 따른 아날로그 클록 신호 지터 발생기를 보여주는 도면.

도7은 도5의 아날로그 클록 발생기의 변형예를 보여주는 도면.

도8은 본 발명에 따른 아날로그 소스 또는 측정 순서기(sequencer)에 대한 제어 회로의 일부분을 보여주는 도면.

도9는 본 발명에 따른 발생될 수 있는 준안정 상태를 회피하도록 테스트중의디바이스(DUT)에 인가된 테스트 패턴내에 어떠한 방식으로 클록 주기가 삽입되는지를 보여주는 도면.

본 발명의 바람직한 실시예에 의하면, 혼합 신호 테스트 시스템에서의 비동기 방식으로 발생된 디지털 및 아날로그 클록은 재현성이 있으며 확정적인 테스트 동작을 이행하도록 정확하게 정합된다. 가변-주파수 디지털 마스터 클록 신호는 이러한 마스터 클록 신호에 대하여 비동기적인 아날로그 클록 신호의 직접 디지털 합성에 사용된다. 재동기(resync) 명령은, 아날로그 클록 신호가 상기 마스터 클록 신호에 대하여 바람직한 위상 관계에 있을 때까지 아날로그 클록 신호를 억제한다. 따라서, 아날로그 클록 신호는 공지되고 확정적인 관계로 상기 마스터 클록 신호와 위상 정합된다. 재동기 명령은 또한 아날로그 클록 신호의 위상을 테스트중의 디바이스(DUT)에 인가된 여기 신호의 패턴과 정합시킨다. 아날로그 클록 신호를 상기 마스터 클록 신호 및 여기 패턴과 정합시키는 것은 테스트 마다의 테스트 결과가 일관성이 있다는 것을 보장한다. 위상 동기 루프는 합성된 아날로그 클록 신호로부터 여진(spur)을 제거한다. 어떤 유형의 테스트를 위해 필요에 따라서는, 지터(jitter) 발생기가 아날로그 클록 신호의 제어된 지터 발생용으로 제공된다. N횟수 발생용 계수기는 테스트중의 디바이스(DUT)에서 준안정 상태가 발생되는 것을 회피하기 위해 필요한 경우 테스트 패턴내에 여분의 마스터-클록-신호 주기가 프로그램 가능하게 도입되게 할 수 있다.

본 발명의 이들 및 기타 특징들이 첨부된 도면을 참조하여 하기에 보다 자세히 개시되어 있다.

실시예

도2는 디지털 마스터 클록 신호 및 아날로그 클록 신호를 비동기 방식으로 발생시키기 위한 장치를 도시한 것인 데, 이 경우에 이들 두 개의 신호는 상기 클록 신호들 사이의 관계가 확정적이도록 명령에 따라 재동기되는 것이 가능하다. 예를 들면, 혼합 신호 테스터에 있어서는, 오버샘플링(oversampling)이 필요하기 때문에, 디지털 마스터 클록 신호의 위상과는 상대적으로 아날로그 클록 신호의 위상을 변경시키는 장치가 제공된다.

그러한 장치에는 가변-주파수 마스터 클록-신호 발생기(205)가 사용되며, 가변-주파수 마스터 클록-신호 발생기(205)는 디지털 서브시스템에 사용하기 위해 디지털 마스터 클록 신호를 라인(210)상에 공급하며 또한 아날로그 클록 신호 발생기(200)의 멀티플렉서(mux;215)에 공급한다. 멀티플렉서(mux;215)는 직접 디지털 합성기(DDS; 220)의 제1 입력 라인에 상기 마스터 클록 신호를 통과시킨다. 직접 디지털 합성기(DDS;220)는 아날로그 파형을 나타내는 디지털 신호를 라인(225)상에 발생시킨다. 라인(225)상의 이러한 신호의 위상은 상기 마스터 클록 신호의 위상과는 상대적으로 직접 디지털 합성기(DDS;220)에 의해 고정된다. 라인(225)상의 신호는 디지털-아날로그 변환기(230)에 공급되며, 디지털-아날로그 변환기(230)는 필터(235)를 통해 라인(245)을 거쳐서 게이트(240)의 한 입력에 아날로그 클록 신호를 공급한다.

직접 디지털 합성에 있어서의 곤란한 점은 신호 여진으로 인해, 결과적으로 얻어진 아날로그 클록 신호의 순도가 충분히 높지 않은 경우가 때때로 존재한다는 점이다. 이러한 여진을 제거하기 위하여는, 라인(245)상의 아날로그 클록 신호가 위상 동기 루프(phase-locked loop;PLL(250))를 통해 라인(255)을 거쳐서 직접 디지털 합성기(DDS;220)의 제2 입력으로 피드백되는 것이 바람직하다. 위상 동기 루프(PLL) 피드백 때문에, 라인(245)상의 아날로그 클록 신호에는 여진이 없게 된다. 이러한 신호는 또한 상기 디지털 마스터 클록 신호에 대하여 확정적이고 공지된 위상 관계에 있다.

그러나, 아날로그 클록 신호와 테스트중의 디바이스(DUT)의 동작 상태 사이의 정확한 위상 관계가 상기 마스터 클록 신호 발생기(205)의 전력 공급(power-up)시에는 공지되어 있지 않다. 따라서, 아날로그 클록 신호를 테스트중의 디바이스(DUT)에 재동기시킬 수 있는 능력이 재동기 서브시스템에 의해 제공된다. 트리거 어드레스 신호(예컨대, 8-비트 이네이블 INStrument 또는 "EINST" 코드)는 라인(260)을 거쳐 조사 테이블(lookup table;265)에 공급되며, 조사 테이블(265)은 대응하는 연산 코드(opcode) 신호를 라인(270)을 거쳐 디코더(275)에 제공한다. 디코더(275)는 이러한 연산 코드 신호를 디코드하고 라인(280)을 거쳐 "재동기(resync)" 신호를, 직접 디지털 합성기(DDS;220)의 제3 입력에, 및 홀드오프 지연부(holdoff delay;285)를 통해 게이트(240)의 제2 입력에 공급한다. 이러한 재동기 신호로 인해, 직접 디지털 합성기(DDS;220)는 재동기 신호에 의해 이네이블될 때까지 라인(225)상에 클록 데이터의 발생을 지연시킨다. 홀드오프 지연부(285)는, 아날로그 클록 신호가 멀티플렉서(290)에 공급되기 전에 안정화될 수 있게 하는 적합한 시간간격 후에, 재동기 신호가 게이트(240)를 개방시키고 아날로그 클록 신호를 멀티플렉서(mux;290)에 통과시킬 수 있게 한다.

멀티플렉서(mux;215,290)는 선택적이며 각각의 제어 입력상의 "선택" 신호에 의해 제어가능함으로써, 외부 클록은, 원하는 경우, 직접 디지털 합성기(DDS;220)에의 입력으로서 사용될 수 있거나 멀티플렉서(mux;290)의 출력으로 통과될 수 있다. 클록 신호 발생기(200)는, 예를들어, 혼합 신호 테스트 시스템의 제1 아날로그 채널에 사용하기 위한 클록 신호를 제공한다. 이와 같은 클록 신호 발생기에는, 예컨대, 아날로그-채널 클록 신호 발생기(295)로 표시된 바와 같이 추가적인 아날로그 채널이 제공될 수 있다.

직접 디지털 합성기(DDS)를 사용하면, 아날로그 서브시스템 클록 신호의 위상이 디지털 마스터 클록 신호의 위상에 대하여 확정적이며 재현성이 있는 관계에 있는 메카니즘이 제공된다. 재동기 서브시스템은, 아날로그 신호 발생이 테스트중의 디바이스(DUT)의 동작과 동기되게 할 수 있는 데, 예컨대, 테스트중의 디바이스(DUT)를 여기시키도록 인가되는 벡터의 패턴과 동기되게 할 수 있다. 테스트중의 디바이스(DUT)로부터의 신호를 오버샘플링하기 위해, 상기 마스터 클록 신호의 위상과는 상대적으로 아날로그-서브시스템 클록 신호의 위상을 변경시키기 위한 장치가 제공된다. 재동기되는 경우, 아날로그 클록이 디지털 클록 및 테스트중의 디바이스(DUT)와 시간-정합되기 때문에 아날로그 클록은 완전히 확정적이다.

도3은 아날로그 클록 신호의 동기를 예시한 것이다. 상기 디지털 마스터 클록 신호는 계속 가동중에 있다. 재동기 신호는, 5㎲와 같은 얼마간의 시간 간격동안 아날로그 클록 신호의 발생을 지연시킨다. 재동기 신호에 의해 이네이블되는 경우, 아날로그 클록 신호의 발생이 개시된다. 아날로그 클록 신호가 개시된 후, 예컨대 100나노초인 임의의 주어진 시간 △ t에서, 아날로그 클록 신호는 상기 디지털 마스터 클록 신호에 대해 공지되고 완전히 결정된 관계에 있다. 아날로그 클록 신호는 또한 테스트중의 디바이스(DUT)에 인가된 테스트 벡터 패턴에 대해 공지되고 완전히 결정된 위상 관계에 있는 데, 예컨대 아날로그 클록 신호는 테스트 벡터 패턴의 개시를 정의하는 테스트-패턴 트리거의 다음에 오는 임의의 주어진 시간(△ T)에서 공지되고 미리 결정된 위상 상태에 있다. 테스트 동작 동안 테스트중의 디바이스(DUT)에 인가되고 테스트중의 디바이스(DUT)로부터 얻어지는 신호는, 항상 정의된 관계에 있음으로써, 테스트 및 테스트 결과는 테스트 시스템의 분해능과 정확도 범위내에서 테스트가 이행될 때마다 동일하게 된다. 테스트가 개시될 때마다, 재동기 신호는 모든 신호가 아날로그 클록 발생 회로에서 위상 정합될 때까지 아날로그 클록 신호의 발생을 지연시키도록 공급된다. 아날로그 클록 신호의 발생이 이네이블되는 경우, 아날로그 클록 신호는 정확하게 동일한 방식으로 발생된다. 일단 정합된 경우, 상기 디지털 마스터 클록 신호와는 상대적인 아날로그 클록 신호의 위상은, 재동기 신호의 다음에 오는 시간내의 임의의 지점에 대해 예측될 수 있다.이는 혼합 신호 테스터의 디지털 서브시스템과 아날로그 서브시스템 사이의 위상 불확실성을 제거하고, 코히어런트(coherent) 혼합 신호의 테스트 동작에 대한 테스트 마다의 재현성을 제공한다. 테스트 동작 중에, 테스트 시스템이 위상 관계를 상실하는 경우, 테스트 시스템은 부가적인 재동기 신호를 공급하여 아날로그 및 디지털 클록 신호를 재정합시킬 수 있다.

ITS 9000FX 디지털 테스터에 있어서의 시스템 마스터 클록은 312.5 MHz(3.2 nsec 주기)로 고정되며, 이는 시간을 기초로 한 테스트 동작에 허용될 수 있다. 그러나, 혼합 신호 테스트 동작에 대하여는, 클록 주파수에 대한 보다 미세한 제어가 필요하다. 예를 들면, IEEE CCITT 기준과 같은 아날로그 또는 혼합 신호 테스트 기준을 충족시키기 위하여 고 정확도의 클록 신호가 필요하다. 시간 영역(예컨대, 디지털) 테스트 동작에 대해 허용가능한 분해능은 주파수 영역(예컨대, 혼합 신호)테스트 동작에 대하여는 허용가능하지 않다. 따라서, 상기 마스터 디지털 클록 신호 발생기는 가변적인 것이 바람직한 데, 예컨대, 0.5MHz 스텝에서 312.5+0/-6MHz의 범위를 포함한다.

약 100ps의 분해능을 갖는 프로그램가능한 디지털 마스터 클록 주파수를 제공하도록 32-비트 직접 디지털 합성기(DDS)를 사용하면, 클록 주기는 3.2ns로부터 약 3.3ns까지 가변적이다. 고정 클록 주파수의 디지털 테스터에 있어서는, 3 개의 클록 사이클 = 3 × 3.2ns = 9.6 ns가 된다. 다음의 가능한 스텝의 주기는 +100ps 또는 9.61ns일 것이다. 상기 마스터 클록 신호 주기가 예컨대 100ps 만큼 가변될 수 있는 상당히 큰 스텝으로 인해, 그리고 상기 디지털 마스터 클록 신호가 분할되기 때문에, 발생될 수 있는 아날로그 클록 신호의 시간 분해능은 예컨대 12.5ps로 제한된다.

따라서, 마스터 클록 신호 발생기는 직접 디지털 합성기(DDS) 및 위상 동기 루프(PLL)와 혼합기(들)을 사용하여, 예컨대 306-312.5MHz의 범위내에서의 프로그램가능한 클록 주파수를 제공하는 것이 바람직하다. 상기 마스터 클록 신호 발생기의 주파수를 소량 정도 변화시켜서 이것이 312.5MHz와 예컨대 312MHz 사이로 변화되게 함으로써, 클록 신호는 정확히 필요한 주파수, 정확하게는 9.601ns인 주기를 갖는 주파수의 아날로그 클록 신호를 발생시키도록 변경될 수 있다.

도4에는 아날로그-채널 클록 신호 발생기(200)의 다른 한 실시예가 도시되어 있다. 멀티플렉서(405)는 3개의 클록 소스, 즉 라인(410)상의 디지털 마스터 클록 신호, 라인(415)상의 125-250MHz의 제어가능한 출력을 갖는 아날로그 클록 발생기, 및 라인(420)상의 외부 클록 소스 중 하나를 선택한다. 아날로그 클록 신호 발생기(425)는, 예를 들면 규격/CCITT 요건에 따른 혼합 신호 디바이스의 위상 동기 테스트 동작에 유용한 선택적인 지터(jitter) 발생기(430)에 연결된다. 트리거 어드레스("EINST") 코드는 메모리에서 디코드되고 트리거 회로(440)의 입력 라인에 공급된다. 트리거 회로(440)는 또한 테스트 패턴 트리거(Tz) 입력 신호를 수신하고, 테스트 패턴 트리거(Tz) 입력 신호는 테스트중의 디바이스(DUT)에 인가된 테스트 패턴과는 상대적으로 적당한 시간에서 재동기 신호를 이네이블시킨다. 도3에 도시된 바와같이, 재동기 신호는, 아날로그 클록 신호가 상기 디지털 마스터 클록 신호 및 테스트중의 디바이스(DUT)에 인가된 테스트 패턴과는 상대적으로 적당한 위상으로 확립될 때까지, 클록 발생기(425)로부터의 아날로그 클록 신호를 디세이블(disable)시킨다. 외부 클록 신호는 필터 및 레벨러(filter & leveler) 회로(445)를 통해 라인(420)으로 통과된다. 멀티플렉서(405)로부터 출력된 신호는 하나 이상의 출력 버퍼(450)에 공급된다.

도5는 예컨대 125-250MHz의 저-지터(low-jitter) 아날로그 클록 신호를 발생시키기에 적합한 클록 발생기(425)의 한 실시예에 대한 블록 선도이다. 약 313.5 MHz(64F)의 마스터 클록 신호는 분할기(500)에서 4로 분할되며 결과적으로 얻어진 약 78MHz(16F)의 신호는 직접 디지털 합성기(DDS;505) 및 혼합기(mixer;510)에 공급된다. 직접 디지털 합성기(DDS;505)를 사용하여 약 5MHz(3F 내지 4F, 여기서 F≒4.9MHz임)의 대역에 걸쳐 약 20MHz의 정현파를 발생시킴으로써 신호 발생이 개시된다. 상기 정현파는 혼합기(510)에서 분할기(500)로부터의 16F 신호와 혼합되어 약 93-98MHz(19F-20F)의 제1 중간 주파수 신호를 발생시키며, 대역 필터(BPF;515)에서 여과된다. 여과된 제1 중간 주파수 신호(19F-20F)는 혼합기(520)에서 상기 마스터 클록 신호(64F)와 혼합된다. 이러한 결과로 얻어진 약 400MHz(81F-86F)의 제2 중간 주파수 신호는 대역 필터(525)에서 여과되어 혼합기(530)에 공급된다. 분할기(500)로부터의 16F 신호는 분할기(535)에서 1F로 분할되어 위상 동기 루프(PLL;540)에 공급된다. 위상 동기 루프(PLL)는 107F-137F 신호를 발생시키고, 107F-137F 신호는 혼합기(530)에서 제2 중간 주파수 신호와 혼합되어 125-250MHz(25F-53F)로 된다. 아날로그 클록 신호는 출력 저역 필터(545)를 통해 출력 라인에 공급된다. 위상 동기 루프(PLL;540)는 125-250MHz 범위에 걸쳐 연속적인 유효 범위를 제공하도록 ≒5MHz(1F)의 스텝을 갖는 것이 바람직하다. 대역 필터(BPF;515)는 인덕터-캐패시터(LC) 구성으로 이루어지는 것이 바람직한 반면에, 대역 필터(BPF;525)는 나선형(helical) 필터인 것이 바람직하다. 출력 저역 필터(LPF;545)는 단순한 개별적인 설계인 것이 바람직하다. 위상-리셋(재동기) 신호 "R"은 직접 디지털 합성기(DDS;505), 4로 나누기 위한 분할기(divider-by-four;500), 16으로 나누기 위한 분할기(535), 및 위상 동기 루프(PLL;540)에 인가된다. 예를 들면, 도7의 실시예에서와 같이 위상 동기 루프(540)의 피드백을 설정하기 위하여, 디보글(deboggle) 회로가 사용된다. 상기 필터들은 변조된 직접 디지털 합성기(DDS) 신호를 통과시키기에 충분히 폭이 넓어야 한다.

또한, 도5에는 제2 직접 디지털 합성기(DDS;550)가 도시되어 있고, 제2 직접 디지털 합성기(DDS;550)는 상기 디지털 마스터 클록 신호(64F)를 수신하고 약 83-108MHz(17F-22F)의 광대역 지터 신호를 발생시킨다. 상기 지터 신호는 저역 필터(LPF;555)에 통과되어 스위치(560)에 공급된다. 스위치(560)는, 주어진 테스트 동작에 대하여 지터가 필요한 지의 여부에 따라 대역 필터(BPF;515)로부터 지터되지 않은 제1 중간 주파수 신호를 선택하거나, 또는 저역 필터(LPF;555)로부터 지터 신호를 선택할 수 있다.

도6에는 단일의 정현파 또는 방형파 주파수 변조의 형태로 아날로그 클록 신호에 대하여 지터를 인가하기 위한 지터 발생기가 도시되어 있다. 이러한 지터 파형은 메모리내에 저장된다. 직접 디지털 합성기(DDS)는, 예를 들면, 클록 발생기(425)로부터의 40MHz(≒8F) 클록 신호에 의해 구동되어, 위상 변수(θ)가 생성된다. 위상 변수(θ)는 이러한 파형에 대하여 임의 접근 메모리를 접근(access)하기 위해 사용되는 데, 이는 차후에 주파수로서 상기 클록 발생기, 예컨대 클록 발생기(425)에 인가된다. 이러한 파형 메모리는 조사 테이블(lookup table)인 것이 바람직하다. 메모리내의 정보는 정현파의 진폭, 즉 주파수 편이의 함수이다. 메모리는, 복수 개의 정현파 함수가 그들 사이를 인덱스하기 위한 레지스터를 지니는 메모리내에 저장될 수 있도록 설계되어, 메모리를 재로딩(reloading)할 필요성을 회피한다. 위상 리셋("재동기") 신호는, 또한 이러한 함수들을 리셋시킨다. 비정현파의 파형들은 잔류 파형을 갖지 않도록 △ θ /△ Z로 제한된다.

도7은 도5의 아날로그 클록 발생기의 변형예를 도시한 것이다. 304-316MHz의 디지털 마스터 클록 신호는 4로 나누기 위한 분할기(700)에 공급된다. 분할기(700)는 약 80MHz의 기준 신호를 직접 디지털 합성기(DDS;705) 및 혼합기(715)에 공급한다. 직접 디지털 합성기(DDS;705)는 저역 필터(LPF;710)를 통해 혼합기(715)에 14.625-21.625MHz의 신호를 발생시킨다. 혼합기(715)는 대역 필터(BPF;720), 리미터(725) 및 조파 필터(harmonic filter;730)를 통해 92.75-98.25MHz의 신호를 혼합기(735)에 공급한다. 디지털 마스터 클록 신호는 위상 동기 루프(PLL) 주파수 체배기(745)에서 두배가 되고 그 결과가 혼합기(735)에서 조파 필터(730)로부터의 출력과 혼합된다. 그 결과로 얻어진 705.75-723.25MHz의 신호는 대역 필터(BPF;750), 리미터(755) 및 조파 필터(760)를 통해 혼합기(765)로 통과된다. 분할기(700)로부터의 기준 신호는 32로 나누기 위한 분할기(740)에 공급되고, 32로 나누기 위한 분할기(740)는 그 결과로서 얻어진 신호를 출력 위상 동기 루프(PLL;770)에 공급한다. 출력 위상 동기 루프(PLL;770)는 혼합기(765)에 832-973MHz의 신호를 발생시킨다. 혼합기(765)는 저역 필터(LPF;775)를 통해 출력 라인(780)에 125-250MHz의 아날로그 클록 신호를 공급한다. 선택적인 최종 위상 동기 루프(PLL;790)는, 출력 주파수로부터 주파수와는 완전히 동떨어진 여진(spur)을 제거하기 위해 사용될 수 있는 데, 이는 시간적으로 서로 밀접한 클록 이벤트에 대한 이벤트(event-to-event)마다의 타이밍 정확도를 향상시킨다(예컨대, 인접한 클록 이벤트의 에지간의 관계는 보다 엄밀하게 제어된다).

클록-발생기의 위상 동작을 리셋하기 위한 최소 요건은 직접 디지털 합성기(DDS) 위상 누산기 및 4로 나누기 위한 분할기(700)와 32로 나누기 위한 분할기(740)를 리셋하는 것이다. 이는 직접 디지털 합성기(DDS)에 대하여 리셋을 발생시키고 재동기 펄스와는 상대적으로 고정된 관계에서 분할기내에 계수(count)를 재밍(jamming)함으로써 행해진다. 이런 식으로 이행되면 결국 출력 위상이 리셋된다. 그렇지만, 출력 위상 동기 루프(PLL;770)에서 문제가 발생한다. 재동기 펄스는 출력 위상 동기 루프(PLL;770)의 위상 검출기(782)의 위상과는 상대적으로 임의의 시간에 도달하는 경우가 있다. 디보글(deboggle) 회로의 경우에서와 같이, 위상 동기 루프(PLL;770)의 회복은 확률 과정(stochastic process)이다. 재동기 펄스의 도달 위상 및 루프 대역폭에 따라, 위상 동기 루프(PLL)에서의 준안정 상태를 해결하는데 얼마간의 시간이 필요하다. 루프 대역폭을 증가시키면, 보다 넓은 범위의 직접 디지털 합성기(DDS)를 사용하는 설계 절충(design trade-off)이 필요한 데, 이는 여진 레벨을 보다 높게 한다. 이러한 문제점은 위상 동기 루프(PLL) 피드백 분할기(784,786) 뿐만 아니라 분할기(700,740)를 주의 깊게 재밍(Jamming)함으로써 해결된다. 유의할 점은 재동기 펄스가 도달하기 전에 본 시스템이 위상 동기 상태에 있다는 점이다.

재동기 펄스가 도달하는 경우, 위상 검출기(782)는 강제적으로 오프(OFF) 상태가 된다. 다음으로, 기준 분할기(700,740) 및 피드백 분할기(784,786)는 완전한 위상 검출기 주기에 대하여 재밍된다. 그리고 나서, 위상 검출기(782)는 개방된다. 두 계수기 모두가 위상 검출기에 그들 최초의 클록을 발생시키는 경우 이들은 대략 20ns로 정합된다. 루프는 주파수 동기 상태에 있으며 대략 20ns의 부정합을 해결할 필요만이 있다. 이는 나머지 10㎲동안 이행된다. 이러한 루프 회복은 확정적이다. 클록 발생기의 위상을 리셋시키면 대략 10㎲가 소요된다. 이 시간 동안 출력 아날로그-클록 신호는 도7에 도시되지 않은 타이머(예컨대, 도2에서와 같은 게이트(240) 및 홀드오프 지연부(holdoff delay;285))에 의해 지연된다.

상기에 기술된 장치들은 테스트중의 디바이스(DUT)에 인가될 아날로그 신호를 발생시키는 아날로그 소스 순서기 및 테스트중의 디바이스(DUT)로부터의 아날로그 신호의 포착을 배열하는 아날로그 측정 순서기를 지니는 혼합 신호 테스트 시스템에서 사용될 수 있다. 도8은 이러한 순서기들 중 하나에 대한 제어 회로의 일부분을 도시한 것이다. 멀티플렉서(800)는 하나 이상의 아날로그 클록 신호 발생기의 아날로그 클록 신호 뿐만 아니라 시스템의 디지털 마스터 클록 신호를 수신한다. 이러한 클록 신호들 중 하나는 선택되어 N으로 나누기 위한 분할기(805)에 공급되며, N으로 나누기 위한 분할기(805)는 순서 제어기(810)를 클록 동작시키도록 그결과로 얻어진 클록 신호를 공급한다. 마스터 클록 신호는 또한 테스트 패턴 발생기(TPG;815)에 공급되며, 테스트 패턴 발생기(TPG;815)는 패턴 순서 정보를 순서 제어기(810)에 제공하고, 테스트-패턴 트리거 신호를 N횟수 발생용 계수기(820)에 제공한다. 상기 테스트-패턴 트리거 신호는 테스트 패턴의 1회 반복당 한번 발생하는 것이 전형적이다. N횟수 발생용 계수기(820)는 테스트중의 디바이스(DUT)에 인가된 패턴(예컨대, 아날로그 파형)내에 하나 이상의 여분의 클록 사이클을 삽입하도록 작용한다.

혼합 신호 테스터의 디지털 부분은 아날로그 클록 발생을 위해 직접 디지털 합성기(DDS)에 또한 공급되는 디지털 마스터 클록 신호에 의해 클록 동작된다. 디지털 및 아날로그 서브시스템이 본 명세서에서 기술된 클록 신호를 정합시킴으로써 재동기되기 때문에, 그리고 직접 디지털 합성기(DDS)의 입력에 인가된 신호에 대하여 고정된 수학적 관계로 출력 신호를 발생시키기 때문에, (재동기 신호 또는 테스트 패턴 트리거 신호와 같은) 기준 이벤트의 다음에 오는 임의 시간에서 디지털 마스터 클록과 아날로그 클록 사이의 실제 위상 관계는 미리 결정되어 계산될 수 있고 심지어는 파형 디스플레이 도구상에 디스플레이될 수 있다.

도9는 상측 라인에서 테스트 패턴 트리거 및 디지털 마스터 클록을 도시한 것이다. 중앙 라인은 테스트 패턴 트리거와는 상대적으로 이벤트(M)와 이벤트(M+1)를 갖는 테스트 패턴의 일부분을 나타낸 것이다. 테스트 패턴을 테스트중의 디바이스(DUT)에 인가할 때 테스트중의 디바이스(DUT)내의 바람직하지 못한 상태를 유발시키는 것도 가능하다. 이와같은 상태는, 테스트 동작의 이행시 발견될 수 있거나,또는 인가된 테스트 패턴과 그러한 디지털 및 아날로그 클록 신호에 대한 위상 관계의 지식으로부터 예측될 수 있다. 필요한 경우, N횟수 발생용 계수기는 테스트 패턴의 이벤트(M,M+1)사이에 한 클록 주기의 지연을 삽입하도록 프로그램될 수 있다. 이러한 시간-이동은 바람직하지 않은 상태를 회피하도록 테스트 패턴과 아날로그 클록 신호사이의 위상 관계를 변경시킨다. 필요한 경우, 바람직한 지연을 도입하도록 N횟수 발생용 계수기를 프로그램함으로써 확정적이고 지연된 상태가 발생될 수 있다.

본 발명은, 혼합 신호 테스트 시스템에서 각각의 아날로그 채널이 테스트중의 디바이스(DUT)의 디지털 핀을 구동하는 시스템 마스터 클록과는 상대적으로 비동기 방식으로 동작하는 자체적인 클록 소스를 지닐 필요없이, 가변-주파수 디지털 마스터 클록 신호가 이러한 마스터 클록 신호에 비동기적인 아날로그 클록 신호의 직접 디지털 합성에 사용되고 아날로그 클록 신호가 상기 마스터 클록 신호와 바람직한 위상 관계에 있을 때까지 재동기 신호가 아날로그 클록 신호를 억제함으로써, 혼합 신호 테스트 시스템에서의 비동기 방식으로 발생된 디지털 및 아날로그 클록이 정확하게 정합되어 재현성이 있으며 확정적인 테스트 동작을 이행하게 하는 데 그 효과가 있다.

Claims

비동기 클록 신호의 상대적인 위상을 정합시키는 방법에 있어서,

a. 마스터 클록 신호를 발생시키는 단계,

b. 재동기 신호에 의해 이네이블되는 경우 상기 마스터 클록 신호와 비동기적인 제2 클록 신호를 직접 디지털 합성으로 발생시키는 단계,

c. 상기 제2 클록 신호가 상기 마스터 클록 신호에 대하여 결정된 위상 관계에 있도록 상기 제2 클록 신호의 발생을 이네이블시키는 재동기 신호를 발생시키는 단계

를 포함하는, 비동기 클록 신호의 상대적인 위상을 정합시키는 방법.
제1항에 있어서, 상기 제2 클록 신호가 테스트 벡터 패턴에 대하여 결정된 위상 관계에 있는 경우 상기 제2 클록 신호의 발생을 이네이블시키도록 상기 재동기 신호를 발생시킴으로써 혼합 신호 테스터에서 테스트 벡터 패턴에 대하여 상기 제2 클록 신호의 상대적인 위상을 정합시키는 단계를 더 포함하는, 비동기 클록 신호의 상대적인 위상을 정합시키는 방법.
제1항에 있어서, 마스터 클록 신호를 발생시키는 단계는 가변 주파수의 디지털 클록 신호를 발생시키는 단계를 포함하는, 비동기 클록 신호의 상대적인 위상을 정합시키는 방법.
제3항에 있어서, 제2 클록 신호를 발생시키는 단계는 상기 제2 클록 신호의 주파수가 상기 마스터 클록 신호의 주파수 변동에 따라 변화하도록 상기 마스터 클록 신호로부터의 직접 디지털 합성에 의해 상기 제2 클록 신호를 유도하는 단계를 포함하는, 비동기 클록 신호의 상대적인 위상을 정합시키는 방법.
제1항에 있어서, 상기 제2 클록 신호가 상기 재동기 신호에 의해 이네이블된후 일정 기간동안 안정화되고 나서 상기 기간 이후 클록-발생기 출력에 통과되도록 클록-발생기 출력에 대하여 상기 제2 클록 신호를 게이트 동작시키는 단계를 더 포함하는, 비동기 클록 신호의 상대적인 위상을 정합시키는 방법.
제2항에 있어서, 상기 테스트 벡터 패턴의 위상은 트리거(trigger)로 표시되며, 상기 트리거의 다음에 오는 클록 이벤트의 갯수(N)를 계산하고 나서 상기 테스트 벡터 패턴내에 프로그램된 지연을 삽입하는 단계를 더 포함하는, 비동기 클록 신호의 상대적인 위상을 정합시키는 방법.
제1항에 있어서, 위상 동기 루프에 의해 상기 제 2 클록 신호로부터 여진을 제거하는 단계를 더 포함하는, 비동기 클록 신호의 상대적인 위상을 정합시키는 방법.
제7항에 있어서, 상기 제2 클록 신호를 발생시키는 단계는 직접 디지털 합성으로 베이스(base) 신호를 발생시키는 단계, 및 상기 베이스 신호를 적어도 하나의 기준 신호와 혼합하는 단계를 더 포함하는, 비동기 클록 신호의 상대적인 위상을 정합시키는 방법.
제7항에 있어서, 상기 제2 클록 신호를 발생시키는 단계는 제1 기준 신호를 발생시키도록 상기 마스터 클록 신호를 분할하는 단계, 상기 제1 기준 신호로부터 디지털 방식으로 베이스 신호를 합성하는 단계, 제1 중간 주파수 신호를 발생시키도록 상기 제1 기준 신호를 상기 베이스 신호와 혼합하는 단계, 제2 기준 신호를 발생시키도록 상기 마스터 클록 신호를 증배시키는 단계, 제2 중간 주파수 신호를 발생시키도록 상기 제2 기준 신호를 상기 제1 중간 주파수 신호와 혼합하는 단계, 제3 기준 신호를 발생시키도록 상기 마스터 클록 신호를 분할하는 단계, 상기 제3 기준 신호를 위상 동기 루프에 공급하는 단계, 상기 위상 동기 루프에서 제4 기준 신호를 발생시키는 단계, 및 상기 제4 기준 신호를 상기 제2 중간 주파수 신호와 혼합하는 단계를 포함하는, 비동기 클록 신호의 상대적인 위상을 정합시키는 방법.
제9항에 있어서, 직접-디지털 합성기, 분할기, 및 위상 동기 루프에 상기 재동기 신호를 인가함으로써 상기 제2 클록 신호의 위상을 리셋시키는 단계를 더 포함하는, 비동기 클록 신호의 상대적인 위상을 정합시키는 방법.
비동기 클록 신호의 상대적인 위상을 정합시키는 장치에 있어서,

a. 마스터 클록 신호 소스,

b. 재동기 신호에 의해 이네이블되는 경우 상기 마스터 클록 신호와 비동기적인 제2 클록 신호를 발생시키는 디지털 합성기, 및

c. 상기 제2 클록 신호가 상기 마스터 클록 신호에 대하여 결정된 위상 관계에 있도록 상기 제2 클록 신호의 발생을 이네이블시키는 재동기 신호 소스를 포함하는, 비동기 클록 신호의 상대적인 위상을 정합시키는 장치.
제11항에 있어서, 상기 제2 클록 신호가 테스트 벡터 패턴에 대하여 결정된 위상 관계에 있는 경우 상기 재동기 신호가 혼합 신호 테스터에서 테스트 벡터 패턴과는 상대적인 상기 제2 클록 신호의 발생을 부가적으로 이네이블시키는, 비동기 클록 신호의 상대적인 위상을 정합시키는 장치.
제11항에 있어서, 상기 마스터 클록 신호 소스는 주파수 범위내에 있는 선택된 주파수로 디지털 클록 신호를 발생시키도록 제어될 수 있는, 비동기 클록 신호의 상대적인 위상을 정합시키는 장치.
제13항에 있어서, 상기 제2 클록 신호의 주파수가 상기 마스터 클록 신호의 주파수 변동에 따라 변화하도록 상기 디지털 합성기가 상기 마스터 클록 신호에 응답하여 상기 제2 클록 신호를 발생시키는, 비동기 클록 신호의 상대적인 위상을 정합시키는 장치.
제11항에 있어서, 상기 제2 클록 신호의 발생이 상기 재동기 신호에 의해 이네이블된 후 일정 시간 간격을 두고 상기 제2 클록 신호를 클록-발생기 출력에 통과시키기 위한 게이트를 더 포함하는, 비동기 클록 신호의 상대적인 위상을 정합시키는 장치.
제11항에 있어서, 상기 테스트 벡터 패턴의 위상은 트리거 신호로 표시되며, 상기 트리거의 다음에 오는 클록 이벤트의 갯수(N)를 계산하는 계수기 및 상기 계수기에 응답하여 상기 테스트 벡터 패턴내에 프로그램된 지연을 삽입하는 순서기를 더 포함하는, 비동기 클록 신호의 상대적인 위상을 정합시키는 장치.
제11항에 있어서, 상기 제2 클록 신호로부터 여진을 제거하는 위상 동기 루프를 더 포함하는, 비동기 클록 신호의 상대적인 위상을 정합시키는 장치.
제17항에 있어서, 상기 합성기는 직접 디지털 합성으로 베이스 신호를 발생시키고, 상기 베이스 신호를 적어도 하나의 기준 신호와 혼합하는, 비동기 클록 신호의 상대적인 위상을 정합시키는 장치.
제17항에 있어서, 상기 제2 클록 신호를 발생시키기 위한 합성기는 제1 기준신호를 발생시키도록 상기 마스터 클록 신호를 분할하는 수단, 상기 제1 기준 신호로부터 베이스 신호를 디지털 방식으로 합성하는 수단, 제1 중간 주파수 신호를 발생시키도록 상기 제1 기준 신호를 상기 베이스 신호와 혼합하는 수단, 제2 기준 신호를 발생시키도록 상기 마스터 클록 신호를 증배시키는 수단, 제2 중간 주파수 신호를 발생시키도록 상기 제2 기준 신호를 상기 제1 중간 주파수 신호와 혼합하는 수단, 제3 기준 신호를 발생시키도록 상기 마스터 클록 신호를 분할하는 수단, 상기 제3 기준 신호를 위상 동기 루프에 공급하는 수단, 상기 위상 동기 루프에서 제4 기준 신호를 발생시키는 수단, 및 상기 제4 기준 신호를 상기 제2 중간 주파수 신호와 혼합하는 수단을 포함하는, 비동기 클록 신호의 상대적인 위상을 정합시키는 장치.
제17항에 있어서, 상기 재동기 신호를 상기 합성 수단, 상기 분할 수단, 및 상기 위상 동기 루프에 인가함으로써 상기 제2 클록 신호의 위상을 리셋시키는 수단을 더 포함하는, 비동기 클록 신호의 상대적인 위상을 정합시키는 장치.