JPH09232922A - 混合信号テスタにおけるクロックの正確な整合 - Google Patents
混合信号テスタにおけるクロックの正確な整合Info
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- JPH09232922A JPH09232922A JP8203824A JP20382496A JPH09232922A JP H09232922 A JPH09232922 A JP H09232922A JP 8203824 A JP8203824 A JP 8203824A JP 20382496 A JP20382496 A JP 20382496A JP H09232922 A JPH09232922 A JP H09232922A
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- clock signal
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/3167—Testing of combined analog and digital circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
Abstract
(57)【要約】
【課題】 再現性があり且つ決定論的なテストを行なう
ために、混合信号テストシステムにおいて非同期的に発
生されたデジタルクロックとアナログクロックとを正確
に整合させる。 【解決手段】 マスタクロック信号に対して非同期的な
アナログクロック信号の直接デジタル合成において可変
周波数デジタルマスタクロック信号を使用する。再同期
コマンドが、アナログクロック信号がマスタクロック信
号に対して所望の位相関係となるまで、アナログクロッ
ク信号を禁止状態とする。従って、アナログクロック信
号は、既知であり且つ決定論的な関係でマスタクロック
信号と位相整合される。再同期コマンドは、更に、アナ
ログクロック信号の位相を被検査装置へ印加される励起
信号のパターンと整合させる。アナログクロック信号を
マスタクロック信号及び励起パターンと整合させること
は、テスト毎のテスト結果が一貫性のものであることを
保証する。
ために、混合信号テストシステムにおいて非同期的に発
生されたデジタルクロックとアナログクロックとを正確
に整合させる。 【解決手段】 マスタクロック信号に対して非同期的な
アナログクロック信号の直接デジタル合成において可変
周波数デジタルマスタクロック信号を使用する。再同期
コマンドが、アナログクロック信号がマスタクロック信
号に対して所望の位相関係となるまで、アナログクロッ
ク信号を禁止状態とする。従って、アナログクロック信
号は、既知であり且つ決定論的な関係でマスタクロック
信号と位相整合される。再同期コマンドは、更に、アナ
ログクロック信号の位相を被検査装置へ印加される励起
信号のパターンと整合させる。アナログクロック信号を
マスタクロック信号及び励起パターンと整合させること
は、テスト毎のテスト結果が一貫性のものであることを
保証する。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号を正
確に整合させる方法及び装置に関するものであって、特
に、混合信号集積回路テスタにおけるクロック信号を正
確に整合させる方法及び装置に関するものである。
確に整合させる方法及び装置に関するものであって、特
に、混合信号集積回路テスタにおけるクロック信号を正
確に整合させる方法及び装置に関するものである。
【０００２】
【従来の技術】デジタル集積回路（ＩＣ）装置は、典型
的に、所定のパターン及びタイミング関係で二進励起信
号からなるパターンを前記装置のピンへ印加することに
よってテストされる。デジタルテストシステムはその結
果発生する前記装置のデジタル出力信号をチェックし且
つそれらを予め定義した真理値表と比較する。各時間間
隔の期間中に、前記装置の出力ピンにおけるビット（１
及び０）が該真理値表のビットと一致するか否かに依存
して、合格又は不合格の決定が下される。このような装
置に対するテストシステムはテストすべき装置のタイプ
の条件に適うようにするために柔軟性があり且つプログ
ラムすることが可能である。高速でプログラム可能なデ
ジタルテストシステムの一例は、カリフォルニア州サン
ノゼのシュルンベルジェテクノロジィーズ社から市販さ
れているＩＴＳ９０００ＦＸシステムがある。
的に、所定のパターン及びタイミング関係で二進励起信
号からなるパターンを前記装置のピンへ印加することに
よってテストされる。デジタルテストシステムはその結
果発生する前記装置のデジタル出力信号をチェックし且
つそれらを予め定義した真理値表と比較する。各時間間
隔の期間中に、前記装置の出力ピンにおけるビット（１
及び０）が該真理値表のビットと一致するか否かに依存
して、合格又は不合格の決定が下される。このような装
置に対するテストシステムはテストすべき装置のタイプ
の条件に適うようにするために柔軟性があり且つプログ
ラムすることが可能である。高速でプログラム可能なデ
ジタルテストシステムの一例は、カリフォルニア州サン
ノゼのシュルンベルジェテクノロジィーズ社から市販さ
れているＩＴＳ９０００ＦＸシステムがある。
【０００３】テストすべきその他の装置は純粋にデジタ
ル的なものではない。これらの装置は、「混合信号」装
置として知られ、デジタル及びアナログ信号特性の両方
を有することが可能である。混合信号装置は、しばし
ば、殆どデジタルのものであるが、純粋にデジタルな装
置がテストされるようにテストすることは不可能であ
る。混合信号装置は、デジタル信号入力又は出力に加え
て、１つ又はそれ以上のアナログ信号入力（例えば、ア
ナログ・デジタル変換器（ＡＤＣ））又は１つ又はそれ
以上のアナログ信号出力（例えば、デジタル・アナログ
変換器（ＤＡＣ））を必要とするピンを有する場合があ
る。混合信号装置は、アナログ信号のデジタル表示（例
えば、コーダー・デコーダー装置（ＣＯＤＥＣ））を受
取るか又は供給するピンを有する場合がある。
ル的なものではない。これらの装置は、「混合信号」装
置として知られ、デジタル及びアナログ信号特性の両方
を有することが可能である。混合信号装置は、しばし
ば、殆どデジタルのものであるが、純粋にデジタルな装
置がテストされるようにテストすることは不可能であ
る。混合信号装置は、デジタル信号入力又は出力に加え
て、１つ又はそれ以上のアナログ信号入力（例えば、ア
ナログ・デジタル変換器（ＡＤＣ））又は１つ又はそれ
以上のアナログ信号出力（例えば、デジタル・アナログ
変換器（ＤＡＣ））を必要とするピンを有する場合があ
る。混合信号装置は、アナログ信号のデジタル表示（例
えば、コーダー・デコーダー装置（ＣＯＤＥＣ））を受
取るか又は供給するピンを有する場合がある。
【０００４】純粋にデジタルな装置のテストを行なうた
めのシステムにおいては、例えば被検査装置（ＤＵＴ）
のピンを駆動するため及びＤＵＴのピン上の応答を測定
するために使用されるイベント論理を制御すること等の
テスタの全ての活動を同期させるために単一のマスタク
ロックが使用される。例えば、ＩＴＳ９０００ＦＸテス
トシステムは、３１２．５ＭＨｚの固定した周波数にお
いてのシステムマスタクロックを有している。テストヘ
ッドにおける全ての活動は周波数、既知の長さの周期及
び固定した遅延線に基づいて時間整合されている。全て
が単一のマスタクロックに同期されているので、あるテ
ストを実施することにより得られる結果はシステムの精
度内において再現性のあるものである。
めのシステムにおいては、例えば被検査装置（ＤＵＴ）
のピンを駆動するため及びＤＵＴのピン上の応答を測定
するために使用されるイベント論理を制御すること等の
テスタの全ての活動を同期させるために単一のマスタク
ロックが使用される。例えば、ＩＴＳ９０００ＦＸテス
トシステムは、３１２．５ＭＨｚの固定した周波数にお
いてのシステムマスタクロックを有している。テストヘ
ッドにおける全ての活動は周波数、既知の長さの周期及
び固定した遅延線に基づいて時間整合されている。全て
が単一のマスタクロックに同期されているので、あるテ
ストを実施することにより得られる結果はシステムの精
度内において再現性のあるものである。
【０００５】混合信号テストシステムにおいては、各ア
ナログチャンネルはＤＵＴのデジタルピンを駆動するシ
ステムマスタクロックに対して非同期的に動作するそれ
自身のクロック源を有するものでなければならない。混
合信号テスト条件を満足させるためには、クロック周波
数に関する精細な制御が必要とされる。アナログチャン
ネルクロック源も決定論的なものでなければならず、即
ち、そのＤＵＴに関してあるテストプログラムを実施す
る毎に同一のテスト結果が得られるものでなければなら
ない。このことは、これらのクロックが互いに非同期的
に動作する場合であっても、テストプログラムを実行す
る毎にアナログチャンネルクロックとシステムマスタク
ロックとの間の位相は、同一のものでなければならない
ことを意味している。
ナログチャンネルはＤＵＴのデジタルピンを駆動するシ
ステムマスタクロックに対して非同期的に動作するそれ
自身のクロック源を有するものでなければならない。混
合信号テスト条件を満足させるためには、クロック周波
数に関する精細な制御が必要とされる。アナログチャン
ネルクロック源も決定論的なものでなければならず、即
ち、そのＤＵＴに関してあるテストプログラムを実施す
る毎に同一のテスト結果が得られるものでなければなら
ない。このことは、これらのクロックが互いに非同期的
に動作する場合であっても、テストプログラムを実行す
る毎にアナログチャンネルクロックとシステムマスタク
ロックとの間の位相は、同一のものでなければならない
ことを意味している。
【０００６】図１は混合信号テストにおける２つの「マ
スタ」クロックに対する必要性を示している。マスタク
ロック１００は周波数分割器１０５へクロック信号を供
給し、周波数分割器１０５はシーケンサ１１０に対して
周波数を減少させた信号を供給する。シーケンサ１１０
はＤＵＴ１２５のクロック入力段１１５へクロック信号
を供給すると共にそのデータ入力段１２０へデータビッ
トを供給する。この例においては、ＤＵＴ１２５はデジ
タル・アナログ変換器（ＤＡＣ）であって、それは出力
段１３０におけるライン上にアナログ信号１３５を供給
する。このテストシステムは、バッファ１４０を介して
このアナログ信号をデジタル・アナログ変換器（ＡＤ
Ｃ）１４５へ通過させる。このアナログ信号をサンプル
するために、ＡＤＣ１４５はそのクロック入力端１５０
においてクロック信号を必要とする。ＤＡＣデータ速度
が１００ＭＨｚである場合には、従来のサンプリングで
は非現実的に高い２００Ｍｚのサンプリング速度（ナイ
キスト理論）を必要とするという問題が発生する。
スタ」クロックに対する必要性を示している。マスタク
ロック１００は周波数分割器１０５へクロック信号を供
給し、周波数分割器１０５はシーケンサ１１０に対して
周波数を減少させた信号を供給する。シーケンサ１１０
はＤＵＴ１２５のクロック入力段１１５へクロック信号
を供給すると共にそのデータ入力段１２０へデータビッ
トを供給する。この例においては、ＤＵＴ１２５はデジ
タル・アナログ変換器（ＤＡＣ）であって、それは出力
段１３０におけるライン上にアナログ信号１３５を供給
する。このテストシステムは、バッファ１４０を介して
このアナログ信号をデジタル・アナログ変換器（ＡＤ
Ｃ）１４５へ通過させる。このアナログ信号をサンプル
するために、ＡＤＣ１４５はそのクロック入力端１５０
においてクロック信号を必要とする。ＤＡＣデータ速度
が１００ＭＨｚである場合には、従来のサンプリングで
は非現実的に高い２００Ｍｚのサンプリング速度（ナイ
キスト理論）を必要とするという問題が発生する。
【０００７】１つの解決方法はアンダーサンプリングと
呼ばれる公知の技術を使用することであり、その場合に
は、テストパターンをＤＵＴへ繰り返し印加しながら、
信号をより低い速度でサンプルし且つテストパターンに
対する異なる位相関係において再度サンプリングを行な
う。１０ナノ秒（ｎｓ）で４０９６個の点を測定するた
めにこの例においてアンダーサンプリングを使用した場
合には、サンプリング装置に対して必要とされるクロッ
クは１０．００２４４１４１ｎｓの周期、即ち９９，９
７５，５９１．１Ｈｚの周波数を有することとなる。単
一のマスタクロック信号から９９，９７５，５９１．１
ＨｚのサンプリングクロックとＤＵＴに対する１００Ｍ
Ｈｚのクロック信号を派生させることは、４０９．５Ｇ
Ｈｚの非現実的に高い周波数におけるマスタクロックを
必要とすることとなる。
呼ばれる公知の技術を使用することであり、その場合に
は、テストパターンをＤＵＴへ繰り返し印加しながら、
信号をより低い速度でサンプルし且つテストパターンに
対する異なる位相関係において再度サンプリングを行な
う。１０ナノ秒（ｎｓ）で４０９６個の点を測定するた
めにこの例においてアンダーサンプリングを使用した場
合には、サンプリング装置に対して必要とされるクロッ
クは１０．００２４４１４１ｎｓの周期、即ち９９，９
７５，５９１．１Ｈｚの周波数を有することとなる。単
一のマスタクロック信号から９９，９７５，５９１．１
ＨｚのサンプリングクロックとＤＵＴに対する１００Ｍ
Ｈｚのクロック信号を派生させることは、４０９．５Ｇ
Ｈｚの非現実的に高い周波数におけるマスタクロックを
必要とすることとなる。
【０００８】２つのマスタクロックを使用することはそ
の他の問題を提起する。２つの別個のクロックが使用さ
れる場合には、それらは、各々、高い効果的なサンプリ
ング速度（例えば、１ＧＨｚ）を達成するために高い分
解能（例えば、０．１Ｈｚ）を有するものでなければな
らない。これらのクロックは互いにフェーズロックされ
ておらねばならず、且つ、再現性が可能であり且つ決定
論的なサンプリングを確保するために、これらの２つの
クロックの間の位相関係はテストごとに変化するもので
あってはならない。
の他の問題を提起する。２つの別個のクロックが使用さ
れる場合には、それらは、各々、高い効果的なサンプリ
ング速度（例えば、１ＧＨｚ）を達成するために高い分
解能（例えば、０．１Ｈｚ）を有するものでなければな
らない。これらのクロックは互いにフェーズロックされ
ておらねばならず、且つ、再現性が可能であり且つ決定
論的なサンプリングを確保するために、これらの２つの
クロックの間の位相関係はテストごとに変化するもので
あってはならない。
【０００９】混合信号テストに対する１つの従来のアプ
ローチにおいては、第一クロックがデジタルイベントを
発生するために使用されるクロック信号を供給し、且つ
第二クロックがアナログ装置に対するクロック信号を供
給する。従って、アナログ装置はデジタルイベントに対
して非同期的に動作する。これらの非同期的なクロック
信号を再整合させるために種々の技術が提案されている
が、そこには、常に、少なくとも１つのクロックサイク
ルの残留エラーが存在している。従って、テスト動作は
再現性がなく且つ決定論的なものではない。
ローチにおいては、第一クロックがデジタルイベントを
発生するために使用されるクロック信号を供給し、且つ
第二クロックがアナログ装置に対するクロック信号を供
給する。従って、アナログ装置はデジタルイベントに対
して非同期的に動作する。これらの非同期的なクロック
信号を再整合させるために種々の技術が提案されている
が、そこには、常に、少なくとも１つのクロックサイク
ルの残留エラーが存在している。従って、テスト動作は
再現性がなく且つ決定論的なものではない。
【００１０】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、混合信号テストにおいて使用されるクロッ
ク信号を発生する改良した方法及び装置を提供すること
を目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、混合信号テストにおいて使用されるクロッ
ク信号を発生する改良した方法及び装置を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】本発明の好適実施例によ
れば、混合信号テストシステムにおける非同期的に発生
されたデジタル及びアナログクロックが、再現性があり
且つ決定論的なテスト動作を行なうために正確に整合さ
れる。可変周波数デジタルマスタクロック信号がマスタ
クロック信号に対して非同期的なアナログクロック信号
の直接デジタル合成において使用される。アナログクロ
ック信号がマスタクロック信号に対して所望の位相関係
となるまで、再同期コマンドがアナログクロック信号を
禁止状態とさせる。従って、アナログクロック信号は、
既知であり且つ決定論的な関係でもってマスタクロック
信号と位相整合される。再同期コマンドは、更に、アナ
ログクロック信号の位相を、テスト中の装置即ち被検査
装置へ印加される励起信号のパターンと整合させる。ア
ナログクロック信号をマスタクロック信号及び励起パタ
ーンと整合させることは、テスト結果がテスト毎に一貫
性があることを確保する。フェーズロックループは、合
成したアナログクロック信号からとげを除去する。ある
タイプのテストのために必要とされる場合に、アナログ
クロック信号の制御したジッターを発生させるためにジ
ッター発生器が設けられている。被検査装置におけるメ
タステーブル（準安定）条件が発生することを回避する
ために、Ｎ回発生カウンタは、必要とされる場合にテス
トパターン内にエキストラなマスタクロック信号周期を
プログラム可能に導入することを可能とする。
れば、混合信号テストシステムにおける非同期的に発生
されたデジタル及びアナログクロックが、再現性があり
且つ決定論的なテスト動作を行なうために正確に整合さ
れる。可変周波数デジタルマスタクロック信号がマスタ
クロック信号に対して非同期的なアナログクロック信号
の直接デジタル合成において使用される。アナログクロ
ック信号がマスタクロック信号に対して所望の位相関係
となるまで、再同期コマンドがアナログクロック信号を
禁止状態とさせる。従って、アナログクロック信号は、
既知であり且つ決定論的な関係でもってマスタクロック
信号と位相整合される。再同期コマンドは、更に、アナ
ログクロック信号の位相を、テスト中の装置即ち被検査
装置へ印加される励起信号のパターンと整合させる。ア
ナログクロック信号をマスタクロック信号及び励起パタ
ーンと整合させることは、テスト結果がテスト毎に一貫
性があることを確保する。フェーズロックループは、合
成したアナログクロック信号からとげを除去する。ある
タイプのテストのために必要とされる場合に、アナログ
クロック信号の制御したジッターを発生させるためにジ
ッター発生器が設けられている。被検査装置におけるメ
タステーブル（準安定）条件が発生することを回避する
ために、Ｎ回発生カウンタは、必要とされる場合にテス
トパターン内にエキストラなマスタクロック信号周期を
プログラム可能に導入することを可能とする。
【００１２】
【発明の実施の形態】図２は、デジタルマスタクロック
信号及びアナログクロック信号を非同期的に発生する構
成を示しており、その場合に、これら２つの信号は、こ
れらの２つのクロック信号の間の関係が決定論的なもの
であるようにコマンドによって再同期させることが可能
である。例えば、混合信号テスタにおいては、オーバー
サンプリングが必要であるので、デジタルマスタクロッ
ク信号の位相と相対的にアナログクロック信号の位相を
変更させる構成が設けられている。
信号及びアナログクロック信号を非同期的に発生する構
成を示しており、その場合に、これら２つの信号は、こ
れらの２つのクロック信号の間の関係が決定論的なもの
であるようにコマンドによって再同期させることが可能
である。例えば、混合信号テスタにおいては、オーバー
サンプリングが必要であるので、デジタルマスタクロッ
ク信号の位相と相対的にアナログクロック信号の位相を
変更させる構成が設けられている。
【００１３】本装置は、可変周波数マスタクロック信号
発生器２０５を使用しており、該発生器２０５は、デジ
タルサブシステムにおいて使用するためにライン２００
上にデジタルマスタクロック信号を供給すると共に、ア
ナログクロック信号発生器２００のマルチプレクサ（Ｍ
ＵＸ）２１５へ供給する。マルチプレクサ２１５は、マ
スタクロック信号を直接デジタル合成器（ＤＤＳ）２２
０の第一入力ラインへ通過させる。ＤＤＳ２２０は、ラ
イン２２５上に、アナログ波形を表わすデジタル信号を
発生する。ライン２２５上のこの信号の位相は、マスタ
クロック信号の位相と相対的にＤＤＳ２２０によって固
定される。ライン２２５上の信号は、アナログ・デジタ
ル変換器２３０へ供給され、該変換器２３０は、フィル
タ２３５を介して且つライン２４５を介してゲート２４
０の一方の入力端へ供給する。
発生器２０５を使用しており、該発生器２０５は、デジ
タルサブシステムにおいて使用するためにライン２００
上にデジタルマスタクロック信号を供給すると共に、ア
ナログクロック信号発生器２００のマルチプレクサ（Ｍ
ＵＸ）２１５へ供給する。マルチプレクサ２１５は、マ
スタクロック信号を直接デジタル合成器（ＤＤＳ）２２
０の第一入力ラインへ通過させる。ＤＤＳ２２０は、ラ
イン２２５上に、アナログ波形を表わすデジタル信号を
発生する。ライン２２５上のこの信号の位相は、マスタ
クロック信号の位相と相対的にＤＤＳ２２０によって固
定される。ライン２２５上の信号は、アナログ・デジタ
ル変換器２３０へ供給され、該変換器２３０は、フィル
タ２３５を介して且つライン２４５を介してゲート２４
０の一方の入力端へ供給する。
【００１４】直接デジタル合成における困難性は、信号
のとげのために、結果的に得られるアナログクロック信
号の純粋度が充分に高いものでない場合があるというこ
とである。このとげを取除くために、ライン２４５上の
アナログクロック信号は、好適には、フェーズロックル
ープ（ＰＬＬ）２５０を介してライン２５５上のＤＤＳ
２２０の第二入力端へフィードバックさせることであ
る。このＰＬＬフィードバックによって、ライン２４５
上のアナログ信号はとげのないものとなる。該信号は、
更に、デジタルマスタクロック信号に対して決定論的で
あり且つ既知の位相関係を有している。
のとげのために、結果的に得られるアナログクロック信
号の純粋度が充分に高いものでない場合があるというこ
とである。このとげを取除くために、ライン２４５上の
アナログクロック信号は、好適には、フェーズロックル
ープ（ＰＬＬ）２５０を介してライン２５５上のＤＤＳ
２２０の第二入力端へフィードバックさせることであ
る。このＰＬＬフィードバックによって、ライン２４５
上のアナログ信号はとげのないものとなる。該信号は、
更に、デジタルマスタクロック信号に対して決定論的で
あり且つ既知の位相関係を有している。
【００１５】然しながら、アナログ信号と被検査装置
（ＤＵＴ）の動作状態との間の正確な位相関係はマスタ
クロック発生器２０５のパワーアップ時においては未知
である。従って、ＤＵＴに対するアナログ信号の再同期
する能力は再同期サブシステムによって与えられる。ト
リガアドレス信号（例えば、８ビットイネーブルインス
トルメント即ち「ＥＩＮＳＴ」コード）がライン２６０
を介してルックアップテーブル２６５へ供給され、該テ
ーブル２６５は対応するオプコード（ＯＰＣＯＤＥ）信
号をライン２７０を介してデコーダ２７５へ供給する。
デコーダ２７５はこのオプコード信号をデコードし且つ
ライン２８０を介して「再同期（ＲＥＳＹＳＮＣ）」信
号をＤＤＳ２２０の第三入力端へ供給し、且つホールド
オフ遅延２８５を介してゲート２４０の第二入力端へ供
給する。この再同期信号は、ＤＤＳ２２０をして、再同
期信号によってイネーブルされるまで、ライン２２５上
にクロックデータが発生することをホールドオフ即ち延
期させる。ホールドオフ遅延２８５は、アナログ信号が
マルチプレクサ２９０へ供給される前に安定することを
可能とするのに適当なインターバル即ち時間間隔の後
に、同期信号がゲート２４０を開放させ且つアナログク
ロック信号をマルチプレクサ（ＭＵＸ）２８０へ通過さ
せることを可能とする。
（ＤＵＴ）の動作状態との間の正確な位相関係はマスタ
クロック発生器２０５のパワーアップ時においては未知
である。従って、ＤＵＴに対するアナログ信号の再同期
する能力は再同期サブシステムによって与えられる。ト
リガアドレス信号（例えば、８ビットイネーブルインス
トルメント即ち「ＥＩＮＳＴ」コード）がライン２６０
を介してルックアップテーブル２６５へ供給され、該テ
ーブル２６５は対応するオプコード（ＯＰＣＯＤＥ）信
号をライン２７０を介してデコーダ２７５へ供給する。
デコーダ２７５はこのオプコード信号をデコードし且つ
ライン２８０を介して「再同期（ＲＥＳＹＳＮＣ）」信
号をＤＤＳ２２０の第三入力端へ供給し、且つホールド
オフ遅延２８５を介してゲート２４０の第二入力端へ供
給する。この再同期信号は、ＤＤＳ２２０をして、再同
期信号によってイネーブルされるまで、ライン２２５上
にクロックデータが発生することをホールドオフ即ち延
期させる。ホールドオフ遅延２８５は、アナログ信号が
マルチプレクサ２９０へ供給される前に安定することを
可能とするのに適当なインターバル即ち時間間隔の後
に、同期信号がゲート２４０を開放させ且つアナログク
ロック信号をマルチプレクサ（ＭＵＸ）２８０へ通過さ
せることを可能とする。
【００１６】マルチプレクサ２１５及び２９０はオプシ
ョンであり且つ夫々の制御入力端上の「セレクト」信号
によって制御可能であり、従って外部クロックは、所望
により、ＤＤＳ２２０への入力として使用されるか又は
マルチプレクサ２９０の出力端へ通過される。クロック
信号発生器２００は、例えば、混合信号テストシステム
の第一アナログチャンネルにおいて使用するためのクロ
ック信号を供給する。このようなクロック信号発生器
は、例えば、アナログチャンネルクロック信号発生器２
９５によって示されるように、付加的なアナログチャン
ネルに対して設けることが可能である。
ョンであり且つ夫々の制御入力端上の「セレクト」信号
によって制御可能であり、従って外部クロックは、所望
により、ＤＤＳ２２０への入力として使用されるか又は
マルチプレクサ２９０の出力端へ通過される。クロック
信号発生器２００は、例えば、混合信号テストシステム
の第一アナログチャンネルにおいて使用するためのクロ
ック信号を供給する。このようなクロック信号発生器
は、例えば、アナログチャンネルクロック信号発生器２
９５によって示されるように、付加的なアナログチャン
ネルに対して設けることが可能である。
【００１７】ＤＤＳを使用することは、アナログサブシ
ステムクロック信号の位相が決定論的なものであり且つ
デジタルマスタクロック信号の位相に対して再現性のあ
る関係であるためのメカニズムを提供している。再同期
サブシステムは、アナログ信号発生をＤＵＴの活動と同
期させることを可能とし、例えば、ベクトルパターンが
ＤＵＴを励起するために印加されることと同期すること
を可能とする。ＤＵＴからの信号をオーバーサンプリン
グするために、マスタクロック信号の位相と相対的にア
ナログサブシステムクロック信号の位相を変更するため
の構成が設けられている。再同期されると、アナログク
ロックはデジタルクロック及びＤＵＴと時間整合されて
いるので、アナログクロックは完全に決定論的である。
ステムクロック信号の位相が決定論的なものであり且つ
デジタルマスタクロック信号の位相に対して再現性のあ
る関係であるためのメカニズムを提供している。再同期
サブシステムは、アナログ信号発生をＤＵＴの活動と同
期させることを可能とし、例えば、ベクトルパターンが
ＤＵＴを励起するために印加されることと同期すること
を可能とする。ＤＵＴからの信号をオーバーサンプリン
グするために、マスタクロック信号の位相と相対的にア
ナログサブシステムクロック信号の位相を変更するため
の構成が設けられている。再同期されると、アナログク
ロックはデジタルクロック及びＤＵＴと時間整合されて
いるので、アナログクロックは完全に決定論的である。
【００１８】図３はアナログクロック信号の同期を示し
ている。デジタルマスタクロック信号は継続して稼動し
ている。再同期信号は、例えば５マイクロ秒等のあるイ
ンターバル即ち時間間隔の間アナログクロック信号の発
生をホールドオフ即ち延期させる。再同期信号によって
イネーブルされると、アナログクロック信号の発生が開
始する。アナログクロック信号が開始した後に、例えば
１００ナノ秒等のある与えられた時間△ｔにおいて、ア
ナログクロック信号はデジタルマスタクロック信号に対
して既知であり且つ完全に決定された位相関係にある。
アナログクロック信号は、更に、ＤＵＴへ印加されるテ
ストベクトルパターンに対して既知であり且つ完全に決
定された位相関係にあり、例えばアナログ信号はテスト
ベクトルパターンのスタートを定義するテストパターン
トリガに続くある与えられた時間△Ｔにおいて既知であ
り且つ予め決定された位相状態にある。テスト期間中に
ＤＵＴへ印加され且つＤＵＴから得られる信号は、常
に、定義された関係にあり、従ってテスト及びテスト結
果は、テストシステムの分解能及び精度範囲において、
テストを実施する度に同一のものである。テストを開始
させると、再同期信号が発生され、全てのものがアナロ
グクロック発生回路と位相整合されるまで、アナログク
ロック信号の発生をホールドオフ即ち延期させる。アナ
ログクロック信号の発生がイネーブル即ち動作可能状態
とされると、アナログクロック信号が正確に同一の態様
で発生される。整合されると、デジタルマスタクロック
信号と相対的なアナログクロック信号の位相は、再同期
信号に続く時間における任意の時刻において予測するこ
とが可能である。このことは、混合信号テスタのデジタ
ルサブシステムとアナログサブシステムとの間の位相不
確定性を取除き、且つ首尾一貫性のある混合信号テスト
に対しテスト毎の再現可能性を与えている。テスト期間
中に、テストシステムが位相関係を喪失すると、テスト
システムは更なる再同期信号を発生して、アナログ及び
デジタルクロック信号を再整合させることが可能であ
る。
ている。デジタルマスタクロック信号は継続して稼動し
ている。再同期信号は、例えば５マイクロ秒等のあるイ
ンターバル即ち時間間隔の間アナログクロック信号の発
生をホールドオフ即ち延期させる。再同期信号によって
イネーブルされると、アナログクロック信号の発生が開
始する。アナログクロック信号が開始した後に、例えば
１００ナノ秒等のある与えられた時間△ｔにおいて、ア
ナログクロック信号はデジタルマスタクロック信号に対
して既知であり且つ完全に決定された位相関係にある。
アナログクロック信号は、更に、ＤＵＴへ印加されるテ
ストベクトルパターンに対して既知であり且つ完全に決
定された位相関係にあり、例えばアナログ信号はテスト
ベクトルパターンのスタートを定義するテストパターン
トリガに続くある与えられた時間△Ｔにおいて既知であ
り且つ予め決定された位相状態にある。テスト期間中に
ＤＵＴへ印加され且つＤＵＴから得られる信号は、常
に、定義された関係にあり、従ってテスト及びテスト結
果は、テストシステムの分解能及び精度範囲において、
テストを実施する度に同一のものである。テストを開始
させると、再同期信号が発生され、全てのものがアナロ
グクロック発生回路と位相整合されるまで、アナログク
ロック信号の発生をホールドオフ即ち延期させる。アナ
ログクロック信号の発生がイネーブル即ち動作可能状態
とされると、アナログクロック信号が正確に同一の態様
で発生される。整合されると、デジタルマスタクロック
信号と相対的なアナログクロック信号の位相は、再同期
信号に続く時間における任意の時刻において予測するこ
とが可能である。このことは、混合信号テスタのデジタ
ルサブシステムとアナログサブシステムとの間の位相不
確定性を取除き、且つ首尾一貫性のある混合信号テスト
に対しテスト毎の再現可能性を与えている。テスト期間
中に、テストシステムが位相関係を喪失すると、テスト
システムは更なる再同期信号を発生して、アナログ及び
デジタルクロック信号を再整合させることが可能であ
る。
【００１９】ＩＴＳ９０００ＦＸデジタルテスタにおけ
るシステムマスタクロックは３１２．５ＭＨｚ（３．２
ナノ秒周期）に固定されており、それは時間をベースと
したテストに対しては許容可能なものである。然しなが
ら、混合信号テストの場合には、クロック周波数に関し
てより繊細な制御が必要とされる。例えばＩＥＥＥＣＣ
ＩＴＴ基準等のアナログ又は混合信号テスト基準を充足
するために高精度のクロック信号が必要である。時間ド
メイン（例えば、デジタル）テストにとって許容可能な
分解能は、周波数ドメイン（例えば、混合信号）テスト
にとっては許容可能なものではない。従って、マスタデ
ジタルクロック発生器は、好適には、可変のものであっ
て例えば０．５ＭＨｚのステップで３１２．５＋０／−
６ＭＨｚの範囲をカバーするものである。
るシステムマスタクロックは３１２．５ＭＨｚ（３．２
ナノ秒周期）に固定されており、それは時間をベースと
したテストに対しては許容可能なものである。然しなが
ら、混合信号テストの場合には、クロック周波数に関し
てより繊細な制御が必要とされる。例えばＩＥＥＥＣＣ
ＩＴＴ基準等のアナログ又は混合信号テスト基準を充足
するために高精度のクロック信号が必要である。時間ド
メイン（例えば、デジタル）テストにとって許容可能な
分解能は、周波数ドメイン（例えば、混合信号）テスト
にとっては許容可能なものではない。従って、マスタデ
ジタルクロック発生器は、好適には、可変のものであっ
て例えば０．５ＭＨｚのステップで３１２．５＋０／−
６ＭＨｚの範囲をカバーするものである。
【００２０】約１００ｐｓの分解能でプログラム可能な
デジタルマスタクロック周波数を与えるために３２ビッ
トのＤＤＳを使用すると、そのクロック周期は３．２ｎ
ｓから約３．３ｎｓへ変化可能である。固定クロック周
波数のデジタルテスタの場合には、３個のクロックサイ
クル＝３×３．２ｎｓ＝９．６ｎｓである。次の可能な
ステップの周期は＋１００ｐｓ即ち９．６１ｎｓであ
る。例えば１００ｐｓのようにマスタクロック信号周期
が変化可能なステップはかなり大きなものであり、且つ
デジタルマスタクロック信号は割算（分割）されるの
で、発生させることの可能なアナログクロック信号のタ
イミング分解能は、例えば、１２．５ｐｓへ制限されて
いる。
デジタルマスタクロック周波数を与えるために３２ビッ
トのＤＤＳを使用すると、そのクロック周期は３．２ｎ
ｓから約３．３ｎｓへ変化可能である。固定クロック周
波数のデジタルテスタの場合には、３個のクロックサイ
クル＝３×３．２ｎｓ＝９．６ｎｓである。次の可能な
ステップの周期は＋１００ｐｓ即ち９．６１ｎｓであ
る。例えば１００ｐｓのようにマスタクロック信号周期
が変化可能なステップはかなり大きなものであり、且つ
デジタルマスタクロック信号は割算（分割）されるの
で、発生させることの可能なアナログクロック信号のタ
イミング分解能は、例えば、１２．５ｐｓへ制限されて
いる。
【００２１】従って、マスタクロック信号発生器は、好
適には、ＤＤＳ及びＰＬＬ及びミキサを使用して、例え
ば、３０６−３１２．５ＭＨｚの範囲内でのプログラム
可能なクロック周波数を与える。少量だけマスタクロッ
ク信号発生器の周波数を変更することによって、例え
ば、３１２．５ＭＨｚと３１２ＭＨｚとの間で変化させ
ることにより、正確に必要とされる周波数、例えば正確
に９．６０１ｎｓの周期を有するアナログクロック信号
を発生させるためにクロック信号を変化させることが可
能である。
適には、ＤＤＳ及びＰＬＬ及びミキサを使用して、例え
ば、３０６−３１２．５ＭＨｚの範囲内でのプログラム
可能なクロック周波数を与える。少量だけマスタクロッ
ク信号発生器の周波数を変更することによって、例え
ば、３１２．５ＭＨｚと３１２ＭＨｚとの間で変化させ
ることにより、正確に必要とされる周波数、例えば正確
に９．６０１ｎｓの周期を有するアナログクロック信号
を発生させるためにクロック信号を変化させることが可
能である。
【００２２】図４はアナログチャンネルクロック信号発
生器２００の別の実施例を示している。マルチプレクサ
４０５が３つのクロック源、即ちライン４１０上のデジ
タルマスタクロック信号、ライン４１５上の１２５−２
５０ＭＨｚの制御可能な出力を有するアナログクロック
信号発生器、及びライン４２０上の外部クロック源のう
ちの１つを選択する。アナログクロック信号発生器４２
５は、例えば、混合信号装置のＣＣＩＴＴ条件に基づく
仕様のフェーズロックテストに対して有用なオプション
としてのジッター源４３０へ結合されている。トリガア
ドレス（「ＥＩＮＳＴ」）コードがメモリ内においてデ
コードされ且つトリガ回路４４０の入力線へ供給され
る。トリガ回路４４０は、更に、テストパターントリガ
（Ｔｚ）入力信号を受取り、それはＤＵＴへ印加される
テストパターンと相対的に適宜の時間において再同期信
号をイネーブルさせる。図３に示したように、再同期信
号はアナログクロック信号がデジタルマスタクロック信
号及びＤＵＴへ印加されるテストパターンと相対的に適
切な位相に確立されるまで、クロック発生器４２５から
のアナログクロック信号をディスエーブル、即ち動作不
能状態とさせる。外部クロック信号は、フィルタ及びレ
ベラー回路４４５を介してライン４２０へ通過される。
マルチプレクサ４０５から出力される信号は１つ又はそ
れ以上の出力バッファ４５０へ供給される。
生器２００の別の実施例を示している。マルチプレクサ
４０５が３つのクロック源、即ちライン４１０上のデジ
タルマスタクロック信号、ライン４１５上の１２５−２
５０ＭＨｚの制御可能な出力を有するアナログクロック
信号発生器、及びライン４２０上の外部クロック源のう
ちの１つを選択する。アナログクロック信号発生器４２
５は、例えば、混合信号装置のＣＣＩＴＴ条件に基づく
仕様のフェーズロックテストに対して有用なオプション
としてのジッター源４３０へ結合されている。トリガア
ドレス（「ＥＩＮＳＴ」）コードがメモリ内においてデ
コードされ且つトリガ回路４４０の入力線へ供給され
る。トリガ回路４４０は、更に、テストパターントリガ
（Ｔｚ）入力信号を受取り、それはＤＵＴへ印加される
テストパターンと相対的に適宜の時間において再同期信
号をイネーブルさせる。図３に示したように、再同期信
号はアナログクロック信号がデジタルマスタクロック信
号及びＤＵＴへ印加されるテストパターンと相対的に適
切な位相に確立されるまで、クロック発生器４２５から
のアナログクロック信号をディスエーブル、即ち動作不
能状態とさせる。外部クロック信号は、フィルタ及びレ
ベラー回路４４５を介してライン４２０へ通過される。
マルチプレクサ４０５から出力される信号は１つ又はそ
れ以上の出力バッファ４５０へ供給される。
【００２３】図５は例えば１２５−２５０ＭＨｚの低ジ
ッターアナログクロック信号を発生するのに適したクロ
ック発生器４２５の一実施例を示したブロック図であ
る。約３１３．５ＭＨｚ（６４Ｆ）のマスタクロック信
号は、割算器（分割器）５００において４によって割算
され且つ結果的に得られる約７８ＭＨｚ（１６Ｆ）の信
号はＤＤＳ５０５及びミキサ５１０へ供給される。ＤＤ
Ｓ５０５を使用して、約５ＭＨｚ（３Ｆ乃至４Ｆ、尚Ｆ
≒４．９ＭＨｚ）の帯域にわたり、約２０ＭＨｚにおい
て正弦波を発生することによって信号発生が開始する。
この正弦波は、ミキサ５１０において割算器５００から
の１６Ｆ信号と混合されて、約９３−９８ＭＨｚ（１９
Ｆ−２０Ｆ）の第一中間周波数信号を発生し、且つバン
ドパスフィルタ（ＢＰＦ）５１５においてフィルタされ
る。このフィルタされた第一中間周波数信号１９Ｆ−２
０Ｆはミキサ５２０においてマスタクロック信号６４Ｆ
と混合される。その結果得られる４００ＭＨｚ（８１Ｆ
−８６Ｆ）の第二中間周波数信号はバンドパスフィルタ
５２５においてフィルタされ且つミキサ５３０ヘ供給さ
れる。割算器５００からの１６Ｆ信号は割算器５３５に
おいて１Ｆへ割算され且つフェーズロックループ（ＰＬ
Ｌ）５４０へ供給される。ＰＬＬは１０７Ｆ−１３７Ｆ
の信号を発生し、それはミキサ５３０において第二中間
周波数信号と混合されて１２５−２５０ＭＨｚ（２５Ｆ
−５３Ｆ）となる。アナログクロック信号は出力ローパ
スフィルタ５４５を介して出力線へ供給される。ＰＬＬ
５４０は好適には、１２５−２５０ＭＨｚの範囲にわた
り連続的なカバレッジを与えるために約５ＭＨｚ（１
Ｆ）のステップを有している。ＢＰＦ５１５は、好適に
は、インダクタ・コンデンサ（ＬＣ）構成のものであ
り、一方ＢＰＦ５２５は、好適には、ヘリカルフィルタ
である。出力ＬＰＦ５４５は、好適には、簡単なディス
クリート即ち個別的な設計のものである。位相リセット
（再同期）信号「Ｒ」がＤＤＳ５０５、４による割算器
５００、１６による割算器５３５、ＰＬＬ５４０へ印加
される。例えば、図７の実施例におけるようにＰＬＬ５
４０のフィードバックを設定するために、デボグル（ｄ
ｅｂｏｇｇｌｅ）回路を使用する。該フィルタは、変調
したＤＤＳ信号を通過させるために充分に幅広のもので
なければならない。
ッターアナログクロック信号を発生するのに適したクロ
ック発生器４２５の一実施例を示したブロック図であ
る。約３１３．５ＭＨｚ（６４Ｆ）のマスタクロック信
号は、割算器（分割器）５００において４によって割算
され且つ結果的に得られる約７８ＭＨｚ（１６Ｆ）の信
号はＤＤＳ５０５及びミキサ５１０へ供給される。ＤＤ
Ｓ５０５を使用して、約５ＭＨｚ（３Ｆ乃至４Ｆ、尚Ｆ
≒４．９ＭＨｚ）の帯域にわたり、約２０ＭＨｚにおい
て正弦波を発生することによって信号発生が開始する。
この正弦波は、ミキサ５１０において割算器５００から
の１６Ｆ信号と混合されて、約９３−９８ＭＨｚ（１９
Ｆ−２０Ｆ）の第一中間周波数信号を発生し、且つバン
ドパスフィルタ（ＢＰＦ）５１５においてフィルタされ
る。このフィルタされた第一中間周波数信号１９Ｆ−２
０Ｆはミキサ５２０においてマスタクロック信号６４Ｆ
と混合される。その結果得られる４００ＭＨｚ（８１Ｆ
−８６Ｆ）の第二中間周波数信号はバンドパスフィルタ
５２５においてフィルタされ且つミキサ５３０ヘ供給さ
れる。割算器５００からの１６Ｆ信号は割算器５３５に
おいて１Ｆへ割算され且つフェーズロックループ（ＰＬ
Ｌ）５４０へ供給される。ＰＬＬは１０７Ｆ−１３７Ｆ
の信号を発生し、それはミキサ５３０において第二中間
周波数信号と混合されて１２５−２５０ＭＨｚ（２５Ｆ
−５３Ｆ）となる。アナログクロック信号は出力ローパ
スフィルタ５４５を介して出力線へ供給される。ＰＬＬ
５４０は好適には、１２５−２５０ＭＨｚの範囲にわた
り連続的なカバレッジを与えるために約５ＭＨｚ（１
Ｆ）のステップを有している。ＢＰＦ５１５は、好適に
は、インダクタ・コンデンサ（ＬＣ）構成のものであ
り、一方ＢＰＦ５２５は、好適には、ヘリカルフィルタ
である。出力ＬＰＦ５４５は、好適には、簡単なディス
クリート即ち個別的な設計のものである。位相リセット
（再同期）信号「Ｒ」がＤＤＳ５０５、４による割算器
５００、１６による割算器５３５、ＰＬＬ５４０へ印加
される。例えば、図７の実施例におけるようにＰＬＬ５
４０のフィードバックを設定するために、デボグル（ｄ
ｅｂｏｇｇｌｅ）回路を使用する。該フィルタは、変調
したＤＤＳ信号を通過させるために充分に幅広のもので
なければならない。
【００２４】更に、図５においては、第二ＤＤＳ５５０
が示されており、それはデジタルマスタクロック信号
（６４Ｆ）を受取り且つ約８３−１０８ＦＭＨｚ（１７
Ｆ−２２Ｆ）の広帯域ジッター信号を発生する。このジ
ッター信号はローパスフィルタ（ＬＰＦ）５５５を介し
て通過され且つスイッチ５６０へ供給される。スイッチ
５６０は、所要のテストに対してジッターが必要とされ
るか否化に依存して、ＢＰＦ５１５からジッターされて
いない第一中間周波数信号を選択するか、又はＬＰＦ５
５５からジッター信号を選択することが可能である。
が示されており、それはデジタルマスタクロック信号
（６４Ｆ）を受取り且つ約８３−１０８ＦＭＨｚ（１７
Ｆ−２２Ｆ）の広帯域ジッター信号を発生する。このジ
ッター信号はローパスフィルタ（ＬＰＦ）５５５を介し
て通過され且つスイッチ５６０へ供給される。スイッチ
５６０は、所要のテストに対してジッターが必要とされ
るか否化に依存して、ＢＰＦ５１５からジッターされて
いない第一中間周波数信号を選択するか、又はＬＰＦ５
５５からジッター信号を選択することが可能である。
【００２５】図６は単一の正弦波又は方形波周波数変調
の形態でアナログクロック信号に対してジッターを付与
するためのジッター発生器を示している。このジッター
波形は、メモリ内に格納されている。ＤＤＳは例えばク
ロック発生器４２５からの４０ＭＨｚ（≒８Ｆ）クロッ
ク信号によって駆動され、その結果位相引数θを発生す
る。引数θは、その波形に対してランダムアクセスメモ
リへアクセスするために使用され、それは、次いで、周
波数としてクロック発生器、例えばクロック発生器４２
５へ印加される。この波形メモリは、好適には、ルック
アップテーブルである。メモリ内の情報は正弦波の振
幅、即ち周波数のそれの関数である。メモリは、複数個
の正弦波関数がそれらの間をインデックスするためのレ
ジスタを有するメモリ内に格納することが可能であるよ
うに設計されており、それによりメモリを再ロードする
ことの必要性を回避している。位相リセット（「再同
期」）信号は、更に、これらの関数をリセットする。非
正弦波波形は、残りを発生させることがないようにする
ために△θ／△ｚに関して制限を有している。
の形態でアナログクロック信号に対してジッターを付与
するためのジッター発生器を示している。このジッター
波形は、メモリ内に格納されている。ＤＤＳは例えばク
ロック発生器４２５からの４０ＭＨｚ（≒８Ｆ）クロッ
ク信号によって駆動され、その結果位相引数θを発生す
る。引数θは、その波形に対してランダムアクセスメモ
リへアクセスするために使用され、それは、次いで、周
波数としてクロック発生器、例えばクロック発生器４２
５へ印加される。この波形メモリは、好適には、ルック
アップテーブルである。メモリ内の情報は正弦波の振
幅、即ち周波数のそれの関数である。メモリは、複数個
の正弦波関数がそれらの間をインデックスするためのレ
ジスタを有するメモリ内に格納することが可能であるよ
うに設計されており、それによりメモリを再ロードする
ことの必要性を回避している。位相リセット（「再同
期」）信号は、更に、これらの関数をリセットする。非
正弦波波形は、残りを発生させることがないようにする
ために△θ／△ｚに関して制限を有している。
【００２６】図７は図５のアナログクロック発生器の変
形例を示している。３０４−３１６ＭＨｚのデジタルマ
スタクロック信号が４による割算器７００へ供給され
る。割算器（分割器）７００は、約８０ＭＨｚの基準信
号をＤＤＳ７０５及びミキサ７１５へ供給する。ＤＤＳ
７０５はＬＰＦ７１０を介して１４．６２５−２１．６
２５ＭＨｚ信号をミキサ７１５に対して発生する。ミキ
サ７１５は９２．７５−９８．２５ＭＨｚ信号を、ＢＰ
Ｆ７２０、リニタ７２５及び高調波フィルタ７３０を介
してミキサ７３５へ供給する。デジタルマスタクロック
信号はＰＬＬ周波数倍増器７４５において倍化され、且
つその結果はミキサ７３５において高調波フィルタ７３
０からの出力と混合される。その結果得られる７０５．
５−７２３．２５ＭＨｚ信号は、ＢＰＦ７５０、リニタ
７５５及び高調波フィルタ７６０を介してミキサ７６５
へ通過される。割算器７００からの基準信号は３２によ
る割算器７４０へ供給され、割算器７４０はその結果と
して得られる信号を出力ＰＬＬ７７０へ供給する。出力
ＰＬＬ７７０はミキサ７６５に対して８３２−９７３Ｍ
Ｈｚの信号を発生する。ミキサ７６５は、ＬＰＦ７７５
を介して１２５−２５０ＭＨｚアナログクロック信号を
出力線７８０へ供給する。オプションとしての最終的な
ＰＬＬ７９０は、出力周波数から周波数において広く取
除かれているとげを除去するために使用することが可能
であり、このことは、時間において互いに近接している
クロックイベントに対しイベント毎のタイミング精度を
改善する（例えば、隣接するクロックイベントのエッジ
間の関係はより厳格に制御される）。
形例を示している。３０４−３１６ＭＨｚのデジタルマ
スタクロック信号が４による割算器７００へ供給され
る。割算器（分割器）７００は、約８０ＭＨｚの基準信
号をＤＤＳ７０５及びミキサ７１５へ供給する。ＤＤＳ
７０５はＬＰＦ７１０を介して１４．６２５−２１．６
２５ＭＨｚ信号をミキサ７１５に対して発生する。ミキ
サ７１５は９２．７５−９８．２５ＭＨｚ信号を、ＢＰ
Ｆ７２０、リニタ７２５及び高調波フィルタ７３０を介
してミキサ７３５へ供給する。デジタルマスタクロック
信号はＰＬＬ周波数倍増器７４５において倍化され、且
つその結果はミキサ７３５において高調波フィルタ７３
０からの出力と混合される。その結果得られる７０５．
５−７２３．２５ＭＨｚ信号は、ＢＰＦ７５０、リニタ
７５５及び高調波フィルタ７６０を介してミキサ７６５
へ通過される。割算器７００からの基準信号は３２によ
る割算器７４０へ供給され、割算器７４０はその結果と
して得られる信号を出力ＰＬＬ７７０へ供給する。出力
ＰＬＬ７７０はミキサ７６５に対して８３２−９７３Ｍ
Ｈｚの信号を発生する。ミキサ７６５は、ＬＰＦ７７５
を介して１２５−２５０ＭＨｚアナログクロック信号を
出力線７８０へ供給する。オプションとしての最終的な
ＰＬＬ７９０は、出力周波数から周波数において広く取
除かれているとげを除去するために使用することが可能
であり、このことは、時間において互いに近接している
クロックイベントに対しイベント毎のタイミング精度を
改善する（例えば、隣接するクロックイベントのエッジ
間の関係はより厳格に制御される）。
【００２７】クロック発生器位相動作をリセットするた
めの最小条件は、ＤＤＳ位相アキュムレータ及び４によ
る割算器７００及び３２による割算器７４０をリセット
することである。このことは、ＤＤＳに対してリセット
を発生し且つ再同期パルスと相対的に固定の関係で割算
器内にカウントをジャミングさせることによって行なわ
れる。このことを行なうことは究極的に出力位相をリセ
ットさせる。然しながら、出力ＰＬＬ７７０において問
題が発生する。再同期パルスは、出力ＰＬＬ７７０の位
相検知器７８２の位相と相対的に任意の時間に到達する
場合がある。デボグル回路の場合におけるように、ＰＬ
Ｌ７７０の回復は確率的プロセスである。ループ帯域幅
及び同期パルスの到着位相に依存して、ＰＬＬにおける
メタステーブル（準安定）状態を解消するためにある時
間が必要とされる。ループ帯域幅を増加させると、より
レンジの広いＤＤＳを使用することを必要とし、そのこ
とはとげのレベルを一層高いものとさせる。この問題
は、ＰＬＬフィードバック割算器７８４及び７８６のみ
ならず割算器７００及び７４０を注意深くジャミングす
ることによって解消される。注意すべきことであるが、
本システムは、再同期パルスが到着する前にフェーズロ
ック状態にある。
めの最小条件は、ＤＤＳ位相アキュムレータ及び４によ
る割算器７００及び３２による割算器７４０をリセット
することである。このことは、ＤＤＳに対してリセット
を発生し且つ再同期パルスと相対的に固定の関係で割算
器内にカウントをジャミングさせることによって行なわ
れる。このことを行なうことは究極的に出力位相をリセ
ットさせる。然しながら、出力ＰＬＬ７７０において問
題が発生する。再同期パルスは、出力ＰＬＬ７７０の位
相検知器７８２の位相と相対的に任意の時間に到達する
場合がある。デボグル回路の場合におけるように、ＰＬ
Ｌ７７０の回復は確率的プロセスである。ループ帯域幅
及び同期パルスの到着位相に依存して、ＰＬＬにおける
メタステーブル（準安定）状態を解消するためにある時
間が必要とされる。ループ帯域幅を増加させると、より
レンジの広いＤＤＳを使用することを必要とし、そのこ
とはとげのレベルを一層高いものとさせる。この問題
は、ＰＬＬフィードバック割算器７８４及び７８６のみ
ならず割算器７００及び７４０を注意深くジャミングす
ることによって解消される。注意すべきことであるが、
本システムは、再同期パルスが到着する前にフェーズロ
ック状態にある。
【００２８】再同期パルスが到達すると、位相検知器７
８２は強制的にオフ状態とされる。次いで、基準割算器
７００及び７４０及びフィードバック割算器７８４及び
７８６が完全な位相検知器期間に対してジャミングされ
る。次いで、位相検知器７８２は開放される。両方のカ
ウンタが位相検知器に対してそれらの最初のクロックを
発生させると、それらはほぼ２０ｎｓへ整合される。ル
ープは周波数ロック状態にあり且つ約２０ｎｓの不整合
を解消することが必要であるに過ぎない。このことは、
残りの１０マイクロ秒期間中に行なわれる。このループ
回復は決定論的である。クロック発生器の位相のリセッ
トは約１０マイクロ秒かかる。この時間期間中、出力ア
ナログクロック信号はタイマ（図７には不図示）によっ
てシャットオフされる（例えば、図２に示したように、
ホールドオフ遅延２８５及びゲート２４０によって）。
８２は強制的にオフ状態とされる。次いで、基準割算器
７００及び７４０及びフィードバック割算器７８４及び
７８６が完全な位相検知器期間に対してジャミングされ
る。次いで、位相検知器７８２は開放される。両方のカ
ウンタが位相検知器に対してそれらの最初のクロックを
発生させると、それらはほぼ２０ｎｓへ整合される。ル
ープは周波数ロック状態にあり且つ約２０ｎｓの不整合
を解消することが必要であるに過ぎない。このことは、
残りの１０マイクロ秒期間中に行なわれる。このループ
回復は決定論的である。クロック発生器の位相のリセッ
トは約１０マイクロ秒かかる。この時間期間中、出力ア
ナログクロック信号はタイマ（図７には不図示）によっ
てシャットオフされる（例えば、図２に示したように、
ホールドオフ遅延２８５及びゲート２４０によって）。
【００２９】上述した構成は、ＤＵＴへ印加すべきアナ
ログ信号を発生するためのアナログ源シーケンサ、及び
ＤＵＴからのアナログ信号の採取をシーケンス動作させ
るアナログ測定シーケンサを有する混合信号テストシス
テムにおいて使用することが可能である。図８はこれら
のシーケンサのうちの１つに対する制御回路の一部を示
している。マルチプレクサ８００がシステムのデジタル
マスタクロック信号及び１つ又はそれ以上のアナログク
ロック信号発生器のアナログクロック信号を受取る。こ
れらのクロック信号のうちの１つが選択され且つＮによ
る割算器８０５へ供給され、該割算器８０５はその結果
得られるクロック信号をシーケンサ制御器８１０をクロ
ック動作させるために供給する。マスタクロック信号
は、更に、テストパターン発生器（ＴＰＧ）８１５へ供
給され、テストパターン発生器８１５はパターンシーケ
ンス情報をシーケンス制御器８１０へ供給すると共にテ
ストパターントリガ信号をＮ回発生カウンタ８２０へ供
給する。テストパターントリガ信号は、典型的には、テ
ストパターンの繰り返し毎に一度発生する。Ｎ回発生カ
ウンタ８２０は、ＤＵＴへ印加されるパターン（例え
ば、アナログ波形）において１つ又はそれ以上のエキス
トラなクロックサイクルを挿入するべく作用する。
ログ信号を発生するためのアナログ源シーケンサ、及び
ＤＵＴからのアナログ信号の採取をシーケンス動作させ
るアナログ測定シーケンサを有する混合信号テストシス
テムにおいて使用することが可能である。図８はこれら
のシーケンサのうちの１つに対する制御回路の一部を示
している。マルチプレクサ８００がシステムのデジタル
マスタクロック信号及び１つ又はそれ以上のアナログク
ロック信号発生器のアナログクロック信号を受取る。こ
れらのクロック信号のうちの１つが選択され且つＮによ
る割算器８０５へ供給され、該割算器８０５はその結果
得られるクロック信号をシーケンサ制御器８１０をクロ
ック動作させるために供給する。マスタクロック信号
は、更に、テストパターン発生器（ＴＰＧ）８１５へ供
給され、テストパターン発生器８１５はパターンシーケ
ンス情報をシーケンス制御器８１０へ供給すると共にテ
ストパターントリガ信号をＮ回発生カウンタ８２０へ供
給する。テストパターントリガ信号は、典型的には、テ
ストパターンの繰り返し毎に一度発生する。Ｎ回発生カ
ウンタ８２０は、ＤＵＴへ印加されるパターン（例え
ば、アナログ波形）において１つ又はそれ以上のエキス
トラなクロックサイクルを挿入するべく作用する。
【００３０】混合信号テスタのデジタル部分は、アナロ
グクロック発生のためにＤＤＳへ供給されるデジタルマ
スタクロック信号によってクロック動作される。デジタ
ル及びアナログサブシステムは本明細書において説明し
たようにクロック信号を整合させることによって再同期
され、且つＤＤＳはＤＤＳの入力端へ印加される信号に
対し固定した数学的関係で出力信号を発生させるので、
基準イベント（例えば、再同期信号又はテストパターン
トリガ信号）に続く任意の時間においてデジタルマスタ
クロック及びアナログクロックの間の実際の位相関係は
予め決定されており且つ計算し且つ波形ディスプレイツ
ール上に表示させることも可能である。図９は一番上側
の線によってテストパターントリガ及びデジタルマスタ
クロックを示している。中間の線はテストパターントリ
ガと相対的にイベントＭ及びイベントＭ＋１を有するテ
ストパターンの一部を示している。ＤＵＴ内の不所望の
条件を誘発させるためにＤＵＴへテストパターンを印加
することも可能である。このような条件は、テストを実
行する場合に発見することが可能であるか、又は印加し
たテストパターン及びそれのデジタル及びアナログクロ
ック信号に対する位相関係の知識から予測することが可
能である。必要である場合には、テストパターンのイベ
ントＭとイベントＭ＋１との間に１個のクロック周期の
遅延を挿入するためにＮ回発生カウンタをプログラムす
ることが可能である。この時間シフトは、不所望の条件
を回避するためにテストパターンとアナログクロック信
号との間における位相関係を変化させる。必要である場
合には、所望の遅延を導入するためにＮ回発生カウンタ
をプログラミングすることによって決定論的な遅延状態
を発生させることが可能である。
グクロック発生のためにＤＤＳへ供給されるデジタルマ
スタクロック信号によってクロック動作される。デジタ
ル及びアナログサブシステムは本明細書において説明し
たようにクロック信号を整合させることによって再同期
され、且つＤＤＳはＤＤＳの入力端へ印加される信号に
対し固定した数学的関係で出力信号を発生させるので、
基準イベント（例えば、再同期信号又はテストパターン
トリガ信号）に続く任意の時間においてデジタルマスタ
クロック及びアナログクロックの間の実際の位相関係は
予め決定されており且つ計算し且つ波形ディスプレイツ
ール上に表示させることも可能である。図９は一番上側
の線によってテストパターントリガ及びデジタルマスタ
クロックを示している。中間の線はテストパターントリ
ガと相対的にイベントＭ及びイベントＭ＋１を有するテ
ストパターンの一部を示している。ＤＵＴ内の不所望の
条件を誘発させるためにＤＵＴへテストパターンを印加
することも可能である。このような条件は、テストを実
行する場合に発見することが可能であるか、又は印加し
たテストパターン及びそれのデジタル及びアナログクロ
ック信号に対する位相関係の知識から予測することが可
能である。必要である場合には、テストパターンのイベ
ントＭとイベントＭ＋１との間に１個のクロック周期の
遅延を挿入するためにＮ回発生カウンタをプログラムす
ることが可能である。この時間シフトは、不所望の条件
を回避するためにテストパターンとアナログクロック信
号との間における位相関係を変化させる。必要である場
合には、所望の遅延を導入するためにＮ回発生カウンタ
をプログラミングすることによって決定論的な遅延状態
を発生させることが可能である。
【００３１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 混合信号テストにおいて２つの「マスタ」ク
ロックが必要な一例を示した概略図。
ロックが必要な一例を示した概略図。
【図２】 コマンドで同期させることの可能なアナログ
クロック信号とデジタルマスタクロック信号とを非同期
的に発生させる本発明の一実施例に基づく装置を示した
概略図。
クロック信号とデジタルマスタクロック信号とを非同期
的に発生させる本発明の一実施例に基づく装置を示した
概略図。
【図３】 図２の装置におけるクロック信号の同期を示
した概略図。
した概略図。
【図４】 本発明に基づくアナログチャンネルクロック
信号発生器の別の実施例を示した概略図。
信号発生器の別の実施例を示した概略図。
【図５】 低ジッターアナログクロック信号を発生する
ための本発明に基づくクロック発生器を示した概略ブロ
ック図。
ための本発明に基づくクロック発生器を示した概略ブロ
ック図。
【図６】 本発明に基づくアナログクロック信号ジッタ
ー発生器を示した概略図。
ー発生器を示した概略図。
【図７】 図５のアナログクロック発生器の変形例を示
した概略図。
した概略図。
【図８】 本発明に基づくアナログ源又は測定シーケン
サに対する制御回路の一部を示した概略図。
サに対する制御回路の一部を示した概略図。
【図９】 本発明に基づく発生しうるメタステーブル
（準安定）条件を回避するためにＤＵＴへ印加されるテ
ストパターン内にどのようにしてクロック周期を挿入す
るかを示した説明図。
（準安定）条件を回避するためにＤＵＴへ印加されるテ
ストパターン内にどのようにしてクロック周期を挿入す
るかを示した説明図。
２００ アナログクロック信号発生器 ２０５ 可変周波数マスタクロック信号発生器 ２１５ マルチプレクサ ２２０ 直接デジタル合成器（ＤＤＳ） ２３０ デジタル・アナログ変換器 ２３５ フィルタ ２４０ ゲート ２５０ フェーズロックループ（ＰＬＬ） ２６５ ルックアップテーブル ２７５ デコーダ ２８０，２９０ マルチプレクサ ２８５ ホールドオフ遅延 ２９５ アナログチャンネルクロック信号発生器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デニス ジイ． メイヤー アメリカ合衆国， カリフォルニア 93308， ベイカースフィールド， マン ディー レーン 6432
Claims (20)
- 【請求項１】 非同期クロック信号の相対的な位相を整
合させる方法において、 （ａ）マスタクロック信号を発生し、 （ｂ）再同期信号によってイネーブルされた場合に前記
マスタクロック信号と非同期な第二クロック信号を直接
デジタル合成によって発生し、 （ｃ）前記第二クロック信号が前記マスタクロック信号
に対して決定された位相関係にあるように前記第二クロ
ック信号の発生をイネーブルさせる再同期信号を発生す
る、上記各ステップを有することを特徴とする方法。 - 【請求項２】 請求項１において、更に、前記第二クロ
ック信号がテストベクトルパターンに対して決定された
位相関係にある場合に前記第二クロック信号の発生をイ
ネーブルさせるように前記再同期信号を発生させること
によって混合信号テスタにおいてテストベクトルパター
ンに対して前記第二クロック信号の相対的位相を整合さ
せることを特徴とする方法。 - 【請求項３】 請求項１において、マスタクロック信号
を発生させる場合に可変周波数のデジタルクロック信号
を発生させることを特徴とする方法。 - 【請求項４】 請求項３において、第二クロック信号を
発生させる場合に、前記第二クロック信号の周波数が前
記マスタクロック信号における周波数変動と共に変化す
るように前記マスタクロック信号からの直接デジタル合
成によって前記第二クロック信号を派生させることを特
徴とする方法。 - 【請求項５】 請求項１において、更に、前記第二クロ
ック信号が前記再同期信号によってイネーブルされた後
に所定の期間の間安定化することが許容され、次いで前
記期間の後にクロック発生器出力端へ通過されるよう
に、クロック発生器出力端に対して前記第二クロック信
号をゲート動作させるステップを有することを特徴とす
る方法。 - 【請求項６】 請求項２において、前記テストベクトル
パターンの位相がトリガによって表わされ、且つ、更
に、前記トリガに続くクロックイベント回数Ｎをカウン
トし、次いで前記テストベクトルパターン内にプログラ
ムした遅延を挿入する、上記各ステップを有することを
特徴とする方法。 - 【請求項７】 請求項１において、更に、フェーズロッ
クループによって前記第二クロック信号からとげを除去
するステップを有することを特徴とする方法。 - 【請求項８】 請求項７において、前記第二クロック信
号を発生する場合に、直接デジタル合成によってベース
信号を発生し、且つ前記ベース信号を少なくとも１つの
基準信号と混合させることを特徴とする方法。 - 【請求項９】 請求項７において、前記第二クロック信
号を発生する場合に、前記マスタクロック信号を割算し
て第一基準信号を発生し、前記第一基準信号からデジタ
ル的にベース信号を合成し、前記第一基準信号を前記ベ
ース信号と混合して第一中間周波数信号を発生し、前記
マスタクロック信号を乗算して第二基準信号を発生し、
前記第二基準信号を前記第一中間周波数信号と混合して
第二中間周波数信号を発生し、前記マスタクロック信号
を割算して第三基準信号を発生し、前記第三基準信号を
フェーズロックループへ供給し、前記フェーズロックル
ープにおいて第四基準信号を発生し、且つ前記第四基準
信号を前記第二中間周波数信号と混合させることを特徴
とする方法。 - 【請求項１０】 請求項９において、更に、前記再同期
信号を直接デジタル合成器、割算器、及びフェーズロッ
クループへ印加することによって前記第二クロック信号
の位相を再設定させることを特徴とする方法。 - 【請求項１１】 非同期クロック信号の相対的な位相を
整合させる装置において、 （ａ）マスタクロック信号源、 （ｂ）再同期信号によってイネーブルされた場合に前記
マスタクロック信号と非同期な第二クロック信号を発生
するデジタル合成器、 （ｃ）前記第二クロック信号が前記マスタクロック信号
に対して決定された位相関係にあるように前記第二クロ
ック信号の発生をイネーブルさせる再同期信号源、を有
することを特徴とする装置。 - 【請求項１２】 請求項１１において、前記再同期信号
が、更に、前記第二クロック信号が前記テストベクトル
パターンに対して決定された位相関係にある場合に混合
信号テスタにおいてテストベクトルパターンと相対的な
前記第二クロック信号の発生をイネーブルさせることを
特徴とする装置。 - 【請求項１３】 請求項１１において、前記マスタクロ
ック信号源は、周波数範囲内に存在する選択した周波数
においてデジタルクロック信号を発生するために制御可
能であることを特徴とする装置。 - 【請求項１４】 請求項１３において、前記デジタル合
成器は、前記第二クロック信号の周波数が前記マスタク
ロック信号における周波数変動と共に変化するように、
前記マスタクロック信号に応答して前記第二クロック信
号を発生させることを特徴とする装置。 - 【請求項１５】 請求項１１において、更に、前記再同
期信号によって前記第二クロック信号の発生がイネーブ
ルされた後所定の時間間隔を持って前記第二クロック信
号をクロック発生器出力段へ通過させるゲートを有する
ことを特徴とする装置。 - 【請求項１６】 請求項１１において、前記テストベク
トルパターンの位相がトリガ信号によって表わされ、且
つ、更に、前記トリガに続くクロックイベント回数Ｎを
カウントするカウンタ、及び前記カウンタに応答して前
記テストベクトルパターン内にプログラムした遅延を挿
入するシーケンサを有することを特徴とする装置。 - 【請求項１７】 請求項１１において、更に、前記第二
クロック信号からとげを除去するフェーズロックループ
を有することを特徴とする装置。 - 【請求項１８】 請求項１７において、前記合成器が直
接デジタル合成によってベース信号を発生し、且つ前記
ベース信号を少なくとも１つの基準信号と混合させるこ
とを特徴とする装置。 - 【請求項１９】 請求項１７において、前記第二クロッ
ク信号を発生させる合成器が、第一基準信号を発生する
ために前記マスタクロック信号を割算する手段、前記第
一基準信号からデジタル的にベース信号を合成する手
段、第一中間周波数信号を発生するために前記第一基準
信号を前記ベース信号と混合する手段、第二基準信号を
発生するために前記マスタクロック信号を乗算する手
段、第二中間周波数信号を発生するために前記第二基準
信号を前記第一中間周波数信号と混合する手段、第三基
準信号を発生するために前記マスタクロック信号を割算
する手段、前記第三基準信号をフェーズロックループへ
供給する手段、前記フェーズロックループにおいて第四
基準信号を発生する手段、且つ前記第四基準信号を前記
第二中間周波数信号と混合する手段、を有することを特
徴とする装置。 - 【請求項２０】 請求項１７において、更に、前記再同
期信号を前記合成手段、前記割算手段、及び前記フェー
ズロックループへ印加することによって前記第二クロッ
ク信号の位相を再設定する手段を有することを特徴とす
る装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/510396 | 1995-08-01 | ||
| US08/510,396 US5710517A (en) | 1995-08-01 | 1995-08-01 | Accurate alignment of clocks in mixed-signal tester |
| US08/510395 | 1995-08-01 | ||
| US08/510,395 US5654657A (en) | 1995-08-01 | 1995-08-01 | Accurate alignment of clocks in mixed-signal tester |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232922A true JPH09232922A (ja) | 1997-09-05 |
Family
ID=27056900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8203824A Pending JPH09232922A (ja) | 1995-08-01 | 1996-08-01 | 混合信号テスタにおけるクロックの正確な整合 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH09232922A (ja) |
| KR (1) | KR100406882B1 (ja) |
| DE (1) | DE19629869C2 (ja) |
| FR (1) | FR2737620B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002511590A (ja) * | 1998-04-15 | 2002-04-16 | テラダイン・インコーポレーテッド | 自動試験装置のための高速リアルタイム状態相互接続 |
| JP2005195585A (ja) * | 2003-12-23 | 2005-07-21 | Teradyne Inc | 信号純度を高めた高分解能シンセサイザ |
| KR102319127B1 (ko) * | 2020-07-14 | 2021-11-01 | 주식회사 엑시콘 | 비동기 패턴 데이터를 제공하는 피검사 디바이스 테스트 시스템 |
| CN117434407A (zh) * | 2023-12-20 | 2024-01-23 | 南京中鑫智电科技有限公司 | 时频域特征融合的换流变阀侧套管绝缘分析方法及系统 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326825B1 (en) * | 2001-01-18 | 2001-12-04 | Agilent Technologies, Inc. | Accurate time delay system and method utilizing an inaccurate oscillator |
| US7620861B2 (en) * | 2007-05-31 | 2009-11-17 | Kingtiger Technology (Canada) Inc. | Method and apparatus for testing integrated circuits by employing test vector patterns that satisfy passband requirements imposed by communication channels |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1200896B (it) * | 1985-12-18 | 1989-01-27 | Sgs Microelettronica Spa | Circuito di risincronizzazione di segnali impulsivi,particolarmente per periferiche di microprocessori |
| DE3633024C2 (de) * | 1986-09-29 | 1995-07-20 | Siemens Ag | Schaltungsanordnung für die Phasensynchronisierung zweier Taktimpulsfolgen |
| DE3713866A1 (de) * | 1987-04-25 | 1988-11-17 | Deutsche Bundespost | Verfahren zur gewinnung eines jitterfreien referenztaktes |
| US4851710A (en) * | 1988-03-29 | 1989-07-25 | Magnetic Peripherals Inc. | Metastable prevent circuit |
| US5289116A (en) * | 1990-05-31 | 1994-02-22 | Hewlett Packard Company | Apparatus and method for testing electronic devices |
| US5291140A (en) * | 1990-07-13 | 1994-03-01 | Hewlett-Packard Company | Mixed domain spectrum measurement method |
| US5231598A (en) * | 1991-09-30 | 1993-07-27 | National Semiconductor Corporation | Direct digital synthesis measurement signal skew tester |
-
1996
- 1996-07-24 DE DE19629869A patent/DE19629869C2/de not_active Expired - Fee Related
- 1996-08-01 KR KR1019960032177A patent/KR100406882B1/ko not_active IP Right Cessation
- 1996-08-01 FR FR9609711A patent/FR2737620B1/fr not_active Expired - Fee Related
- 1996-08-01 JP JP8203824A patent/JPH09232922A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002511590A (ja) * | 1998-04-15 | 2002-04-16 | テラダイン・インコーポレーテッド | 自動試験装置のための高速リアルタイム状態相互接続 |
| JP5025042B2 (ja) * | 1998-04-15 | 2012-09-12 | テラダイン・インコーポレーテッド | 自動試験装置のための高速リアルタイム状態相互接続 |
| JP2005195585A (ja) * | 2003-12-23 | 2005-07-21 | Teradyne Inc | 信号純度を高めた高分解能シンセサイザ |
| KR102319127B1 (ko) * | 2020-07-14 | 2021-11-01 | 주식회사 엑시콘 | 비동기 패턴 데이터를 제공하는 피검사 디바이스 테스트 시스템 |
| CN117434407A (zh) * | 2023-12-20 | 2024-01-23 | 南京中鑫智电科技有限公司 | 时频域特征融合的换流变阀侧套管绝缘分析方法及系统 |
| CN117434407B (zh) * | 2023-12-20 | 2024-02-20 | 南京中鑫智电科技有限公司 | 时频域特征融合的换流变阀侧套管绝缘分析方法及系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100406882B1 (ko) | 2004-04-14 |
| FR2737620A1 (fr) | 1997-02-07 |
| KR970013696A (ko) | 1997-03-29 |
| FR2737620B1 (fr) | 1998-08-07 |
| DE19629869C2 (de) | 2003-02-13 |
| DE19629869A1 (de) | 1997-02-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| A02 | Decision of refusal |
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