JP2003156543A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JP2003156543A JP2003156543A JP2001354220A JP2001354220A JP2003156543A JP 2003156543 A JP2003156543 A JP 2003156543A JP 2001354220 A JP2001354220 A JP 2001354220A JP 2001354220 A JP2001354220 A JP 2001354220A JP 2003156543 A JP2003156543 A JP 2003156543A
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
Abstract
(57)【要約】
【課題】周期（周波数）の異なる複数ポートを持つＤＵ
Ｔに対して、タイミングセットを格納するタイミングメ
モリを多数使用することなく、異なる周期のパルス（印
加波形等）が発生可能な半導体試験装置を提供する。 【解決手段】半導体試験装置の試験周期である周期Ｎと
は異なる異周期Ｍのタイミングエッジパルスの発生を行
うことが求められる半導体試験装置において、半導体試
験装置が備える所定複数個のタイミングセットを適用す
ること無く、テストレートの周期Ｎとは異なる異周期Ｍ
のタイミングエッジパルスが発生できる周期変換手段を
備える、半導体試験装置。
Ｔに対して、タイミングセットを格納するタイミングメ
モリを多数使用することなく、異なる周期のパルス（印
加波形等）が発生可能な半導体試験装置を提供する。 【解決手段】半導体試験装置の試験周期である周期Ｎと
は異なる異周期Ｍのタイミングエッジパルスの発生を行
うことが求められる半導体試験装置において、半導体試
験装置が備える所定複数個のタイミングセットを適用す
ること無く、テストレートの周期Ｎとは異なる異周期Ｍ
のタイミングエッジパルスが発生できる周期変換手段を
備える、半導体試験装置。
Description
【０００１】
【発明の属する技術分野】この発明は、周期（周波数）
の異なる複数ポートを持つ被試験デバイス（ＤＵＴ）を
試験する半導体試験装置に関する。特に、有限のタイミ
ングセットを格納するタイミングメモリを多数使用する
ことなく、周期の異なる複数ポートを備えるＤＵＴを試
験可能とする試験パターンを発生できる半導体試験装置
に関する。
の異なる複数ポートを持つ被試験デバイス（ＤＵＴ）を
試験する半導体試験装置に関する。特に、有限のタイミ
ングセットを格納するタイミングメモリを多数使用する
ことなく、周期の異なる複数ポートを備えるＤＵＴを試
験可能とする試験パターンを発生できる半導体試験装置
に関する。
【０００２】
【従来の技術】図１は半導体試験装置の概念構成図であ
る。この要部構成要素はタイミング発生器ＴＧと、パタ
ーン発生器ＰＧと、波形整形器ＦＣと、ピンエレクトロ
ニクスＰＥと、論理比較器ＤＣとを備える。前記ピンエ
レクトロニクスＰＥには、ドライバＤＲやコンパレータ
ＣＰ、その他を備える。ここで、半導体試験装置は公知
であり技術的に良く知られている為、本願に係る要部を
除き、その他の信号や構成要素、及びその詳細説明につ
いては省略する。
る。この要部構成要素はタイミング発生器ＴＧと、パタ
ーン発生器ＰＧと、波形整形器ＦＣと、ピンエレクトロ
ニクスＰＥと、論理比較器ＤＣとを備える。前記ピンエ
レクトロニクスＰＥには、ドライバＤＲやコンパレータ
ＣＰ、その他を備える。ここで、半導体試験装置は公知
であり技術的に良く知られている為、本願に係る要部を
除き、その他の信号や構成要素、及びその詳細説明につ
いては省略する。
【０００３】図２は異なる周期を必要とするポートが２
つ（２種類の周期）を備えるＤＵＴの一例である。ＤＵ
Ｔ内部にはＦＩＦＯメモリと内蔵ＰＬＬ発振器を備え
る。前記内蔵ＰＬＬ発振器は入力クロックＣＬＫＩＮを
受けてＮ／Ｍの比率に変換したクロック周波数を生成し
て、ＦＩＦＯの読出しクロック入力端ＲＣＬＫへ供給し
ている。
つ（２種類の周期）を備えるＤＵＴの一例である。ＤＵ
Ｔ内部にはＦＩＦＯメモリと内蔵ＰＬＬ発振器を備え
る。前記内蔵ＰＬＬ発振器は入力クロックＣＬＫＩＮを
受けてＮ／Ｍの比率に変換したクロック周波数を生成し
て、ＦＩＦＯの読出しクロック入力端ＲＣＬＫへ供給し
ている。
【０００４】図３は従来の半導体試験装置を適用して試
験周期（テストレート）を周期Ｎとして設定して図２の
ＤＵＴを試験する場合のタイミングチャートである。図
３に示すように、テストレートを周期Ｎ単位で切り出す
と、ＤＡＴＡＩＮとＣＬＫＩＮは周期Ｍで動作している
ため、サイクル毎に異なったタイミングセット番号（Ｔ
Ｓ番号）ＴＳ１〜ＴＳ８を割りつけなければならない。
但し、この場合には周期Ｍ×７回と周期Ｎ×８回で一巡
する簡明な周期（最小公倍数周期Ｐ）であるため、８個
のＴＳ番号ＴＳ１〜ＴＳ８の適用で済んでいる。しかし
実際のＤＵＴ試験では、多様な周期条件が必要となる。
使用するタイミングセット個数（ＴＳ個数）は、（周期
Ｍと周期Ｎの最小公倍数の周期）／周期Ｎの個数のタイ
ミングセット数（ＴＳ個数）が必要となる。一方で、半
導体試験装置が備えるＴＳ個数は例えば１０２４個程度
の有限個数である。もしも、これを越えるような条件の
場合においては、デバイス試験が困難となってしまう難
点がある。あるいは、ＴＳ個数を増やす必要がある。タ
イミングセットは各テスタチャンネル毎に個々にＬＳＩ
に内蔵して備えている。且つ、オンザフライで切り替え
可能である必要があり、最高のテストレート、例えば５
００ＭＨｚで動作できる必要がある。この為、タイミン
グセットのメモリ容量を２倍、４倍等に増加すること
は、ＬＳＩに実装できるテスタチャンネル数が減少して
しまう難点がある。更に、メモリ容量の増加はコスト高
となってくる難点がある。
験周期（テストレート）を周期Ｎとして設定して図２の
ＤＵＴを試験する場合のタイミングチャートである。図
３に示すように、テストレートを周期Ｎ単位で切り出す
と、ＤＡＴＡＩＮとＣＬＫＩＮは周期Ｍで動作している
ため、サイクル毎に異なったタイミングセット番号（Ｔ
Ｓ番号）ＴＳ１〜ＴＳ８を割りつけなければならない。
但し、この場合には周期Ｍ×７回と周期Ｎ×８回で一巡
する簡明な周期（最小公倍数周期Ｐ）であるため、８個
のＴＳ番号ＴＳ１〜ＴＳ８の適用で済んでいる。しかし
実際のＤＵＴ試験では、多様な周期条件が必要となる。
使用するタイミングセット個数（ＴＳ個数）は、（周期
Ｍと周期Ｎの最小公倍数の周期）／周期Ｎの個数のタイ
ミングセット数（ＴＳ個数）が必要となる。一方で、半
導体試験装置が備えるＴＳ個数は例えば１０２４個程度
の有限個数である。もしも、これを越えるような条件の
場合においては、デバイス試験が困難となってしまう難
点がある。あるいは、ＴＳ個数を増やす必要がある。タ
イミングセットは各テスタチャンネル毎に個々にＬＳＩ
に内蔵して備えている。且つ、オンザフライで切り替え
可能である必要があり、最高のテストレート、例えば５
００ＭＨｚで動作できる必要がある。この為、タイミン
グセットのメモリ容量を２倍、４倍等に増加すること
は、ＬＳＩに実装できるテスタチャンネル数が減少して
しまう難点がある。更に、メモリ容量の増加はコスト高
となってくる難点がある。
【０００５】図４のタイミングチャートは、実際の半導
体試験装置が備えるタイミングセットを適用して周期Ｍ
と周期Ｎに対応する試験パターンを発生するタイミング
チャートである。半導体試験装置のテストレートは、Ｄ
ＡＴＡＯＵＴ側の周期Ｎに合わせる結果、他方の周期Ｍ
のＣＬＫＩＮとＤＡＴＡＩＮはＴＳ１〜ＴＳ８のように
８個のＴＳを使用し、各サイクル毎にＴＳ番号を順次切
り替えてタイミングエッジが各々所定位置に存在するよ
うに、所定に遅延させた印加パターンを供給する必要が
ある。
体試験装置が備えるタイミングセットを適用して周期Ｍ
と周期Ｎに対応する試験パターンを発生するタイミング
チャートである。半導体試験装置のテストレートは、Ｄ
ＡＴＡＯＵＴ側の周期Ｎに合わせる結果、他方の周期Ｍ
のＣＬＫＩＮとＤＡＴＡＩＮはＴＳ１〜ＴＳ８のように
８個のＴＳを使用し、各サイクル毎にＴＳ番号を順次切
り替えてタイミングエッジが各々所定位置に存在するよ
うに、所定に遅延させた印加パターンを供給する必要が
ある。
【０００６】図５は図４のタイミングチャートに対応す
るテストパターンの記述例である。これはテストレート
を周期Ｎとし、これで切り出したときのテストパターン
の記述例である。この記述において、「ＮＯＰ」はその
アドレスのパターンを実行したら、次のアドレスに進む
ことを示すシーケンス命令であり、「ＳＴＯＰ」はその
アドレスのパターンを実行したらパターン発生を終了す
る命令である。ＴＳ番号ＴＳ１〜ＴＳ８は各タイミング
エッジ毎に、周期Ｎの各始点からの遅延量を指定する遅
延データである。このＴＳに基づいて各サイクル毎に所
定遅延したタイミングのパルスを発生する。尚、これら
は全てパターン発生器ＰＧ内のパターンメモリ（図示せ
ず）に格納される。
るテストパターンの記述例である。これはテストレート
を周期Ｎとし、これで切り出したときのテストパターン
の記述例である。この記述において、「ＮＯＰ」はその
アドレスのパターンを実行したら、次のアドレスに進む
ことを示すシーケンス命令であり、「ＳＴＯＰ」はその
アドレスのパターンを実行したらパターン発生を終了す
る命令である。ＴＳ番号ＴＳ１〜ＴＳ８は各タイミング
エッジ毎に、周期Ｎの各始点からの遅延量を指定する遅
延データである。このＴＳに基づいて各サイクル毎に所
定遅延したタイミングのパルスを発生する。尚、これら
は全てパターン発生器ＰＧ内のパターンメモリ（図示せ
ず）に格納される。
【０００７】図６はテスタチャンネルの１チャンネルを
示す、従来のタイミング発生器ＴＧ、波形整形器ＦＣ、
論理比較器ＤＣのブロック図である。尚、テスタチャン
ネルはシステム構成にもよるが数百〜数千チャンネル備
えている。本願に係るＴＧは、図１に示すＰＧからのタ
イミングセットを指定するタイミングセット信号ＰＧＴ
Ｓを試験周期発生部１０を介して受けるタイミングセッ
ト信号ＴＴＳに基づいて、遅延情報を格納するタイミン
グセットメモリＴＳＭをアクセスして当該サイクルにお
けるタイミングパルスを可変遅延手段ｄ２２で所定に遅
延した複数のエッジパルスＴＤＴをＦＣとＤＣへ供給す
る。またテストレートを示すテストレートクロックＴＲ
ＡＴＥを出力する。
示す、従来のタイミング発生器ＴＧ、波形整形器ＦＣ、
論理比較器ＤＣのブロック図である。尚、テスタチャン
ネルはシステム構成にもよるが数百〜数千チャンネル備
えている。本願に係るＴＧは、図１に示すＰＧからのタ
イミングセットを指定するタイミングセット信号ＰＧＴ
Ｓを試験周期発生部１０を介して受けるタイミングセッ
ト信号ＴＴＳに基づいて、遅延情報を格納するタイミン
グセットメモリＴＳＭをアクセスして当該サイクルにお
けるタイミングパルスを可変遅延手段ｄ２２で所定に遅
延した複数のエッジパルスＴＤＴをＦＣとＤＣへ供給す
る。またテストレートを示すテストレートクロックＴＲ
ＡＴＥを出力する。
【０００８】本願に係るＦＣは、ＦＩＦＯ４２と整形部
４４とを備える。ＦＩＦＯ４２はＰＧからの試験パター
ンＰＡＴ１を受けてレートクロックＲＡＴＥＣＬＫでバ
ッファ格納し、上記テストレートクロックＴＲＡＴＥの
タイミングで、前記ＦＩＦＯで格納された内容を読み出
したＦＩＦＯ出力データ４２ｓを整形部４４へ供給す
る。整形部４４は前記ＦＩＦＯ出力データ４２ｓを受
け、上記エッジパルスＴＤＴの所定複数本を受けて、所
定の印加波形となるように波形整形したドライバパルス
ＤＲＰをピンエレクトロニクスを介してＤＵＴへ供給す
る。
４４とを備える。ＦＩＦＯ４２はＰＧからの試験パター
ンＰＡＴ１を受けてレートクロックＲＡＴＥＣＬＫでバ
ッファ格納し、上記テストレートクロックＴＲＡＴＥの
タイミングで、前記ＦＩＦＯで格納された内容を読み出
したＦＩＦＯ出力データ４２ｓを整形部４４へ供給す
る。整形部４４は前記ＦＩＦＯ出力データ４２ｓを受
け、上記エッジパルスＴＤＴの所定複数本を受けて、所
定の印加波形となるように波形整形したドライバパルス
ＤＲＰをピンエレクトロニクスを介してＤＵＴへ供給す
る。
【０００９】本願に係るＤＣは、ＦＩＦＯ５２と比較部
５４と備える。ＦＩＦＯ５２はＰＧからの期待値パター
ンＰＡＴ２を受けてレートクロックＲＡＴＥＣＬＫでバ
ッファ格納し、上記テストレートクロックＴＲＡＴＥの
タイミングで、前記で格納された内容を読み出したＦＩ
ＦＯ出力データ５２ｓを比較部５４へ供給する。比較部
５４は前記ＦＩＦＯ出力データ５２ｓを受け、上記エッ
ジパルスＴＤＴの所定複数本をストローブ信号として受
け、ＤＵＴからの応答信号であるコンパレータ信号ＣＰ
Ｄを受けて、所定の比較条件で良否判定した結果のフェ
イル信号ＦＬを出力する。
５４と備える。ＦＩＦＯ５２はＰＧからの期待値パター
ンＰＡＴ２を受けてレートクロックＲＡＴＥＣＬＫでバ
ッファ格納し、上記テストレートクロックＴＲＡＴＥの
タイミングで、前記で格納された内容を読み出したＦＩ
ＦＯ出力データ５２ｓを比較部５４へ供給する。比較部
５４は前記ＦＩＦＯ出力データ５２ｓを受け、上記エッ
ジパルスＴＤＴの所定複数本をストローブ信号として受
け、ＤＵＴからの応答信号であるコンパレータ信号ＣＰ
Ｄを受けて、所定の比較条件で良否判定した結果のフェ
イル信号ＦＬを出力する。
【００１０】
【発明が解決しようとする課題】上述説明したように図
６の従来構成によれば、図４に示すタイミングチャート
の波形は図５のテストパターンを適用する必要がある。
この結果、２種類の周期の場合で且つ最小公倍数周期Ｐ
が８となる単純な場合でも８個のＴＳ番号ＴＳ１〜ＴＳ
８を消費してしまう。もしも、３種類の周期となる場合
には３種類の周期における最小公倍数周期Ｐは大きな数
値となってくる。もしも、この最小公倍数周期Ｐが１０
２４を越えるような場合には、試験不可能となってしま
い、タイミングセットメモリを２倍、４倍と大幅に増加
する必要性がある。この点で従来構成の半導体試験装置
は好ましくなく実用上の難点がある。そこで、本発明が
解決しようとする課題は、周期（周波数）の異なる複数
ポートを持つＤＵＴに対して、タイミングセットを格納
するタイミングメモリを多数使用することなく、異なる
周期のパルス（印加波形等）が発生可能な半導体試験装
置を提供することである。また、本発明が解決しようと
する課題は、周期（周波数）の異なるタイミングのパル
ス（印加波形等）を容易に発生可能な半導体試験装置を
提供することである。
６の従来構成によれば、図４に示すタイミングチャート
の波形は図５のテストパターンを適用する必要がある。
この結果、２種類の周期の場合で且つ最小公倍数周期Ｐ
が８となる単純な場合でも８個のＴＳ番号ＴＳ１〜ＴＳ
８を消費してしまう。もしも、３種類の周期となる場合
には３種類の周期における最小公倍数周期Ｐは大きな数
値となってくる。もしも、この最小公倍数周期Ｐが１０
２４を越えるような場合には、試験不可能となってしま
い、タイミングセットメモリを２倍、４倍と大幅に増加
する必要性がある。この点で従来構成の半導体試験装置
は好ましくなく実用上の難点がある。そこで、本発明が
解決しようとする課題は、周期（周波数）の異なる複数
ポートを持つＤＵＴに対して、タイミングセットを格納
するタイミングメモリを多数使用することなく、異なる
周期のパルス（印加波形等）が発生可能な半導体試験装
置を提供することである。また、本発明が解決しようと
する課題は、周期（周波数）の異なるタイミングのパル
ス（印加波形等）を容易に発生可能な半導体試験装置を
提供することである。
【００１１】
【課題を解決するための手段】第１の解決手段を示す。
上記課題を解決するために、半導体試験装置の試験周期
（テストレート）である周期Ｎとは異なる異周期Ｍのタ
イミングエッジパルスの発生を行うことが求められる半
導体試験装置において、半導体試験装置が備える所定複
数個の上記タイミングセットを適用すること無く、テス
トレートの周期Ｎとは異なる異周期Ｍのタイミングエッ
ジパルスが発生できる周期変換手段を備える、ことを特
徴とする半導体試験装置である。上記発明によれば、周
期（周波数）の異なる複数ポートを持つＤＵＴに対し
て、タイミングセットを格納するタイミングメモリを多
数使用することなく、異なる周期のパルス（印加波形や
ストローブ信号等）が発生可能な半導体試験装置が実現
できる。
上記課題を解決するために、半導体試験装置の試験周期
（テストレート）である周期Ｎとは異なる異周期Ｍのタ
イミングエッジパルスの発生を行うことが求められる半
導体試験装置において、半導体試験装置が備える所定複
数個の上記タイミングセットを適用すること無く、テス
トレートの周期Ｎとは異なる異周期Ｍのタイミングエッ
ジパルスが発生できる周期変換手段を備える、ことを特
徴とする半導体試験装置である。上記発明によれば、周
期（周波数）の異なる複数ポートを持つＤＵＴに対し
て、タイミングセットを格納するタイミングメモリを多
数使用することなく、異なる周期のパルス（印加波形や
ストローブ信号等）が発生可能な半導体試験装置が実現
できる。
【００１２】次に、第２の解決手段を示す。上記課題を
解決するために、半導体試験装置の試験周期（テストレ
ート）を基準タイミングとし、前記基準タイミングを起
点として所定の遅延量を付与できるタイミングセットを
各テスタチャンネル毎に所定複数個を備え、前記タイミ
ングセットに基づいて所定に遅延付与されたタイミング
エッジパルスを発生する構成を備える半導体試験装置に
おいて、半導体試験装置のテストレートの周期Ｎとは異
なる異周期Ｍのタイミングエッジパルスの発生を行うテ
スタチャンネルに対して、多数個の上記タイミングセッ
トを適用すること無く異周期Ｍのタイミングエッジパル
スが発生できる周期変換手段を備える、ことを特徴とす
る半導体試験装置がある。
解決するために、半導体試験装置の試験周期（テストレ
ート）を基準タイミングとし、前記基準タイミングを起
点として所定の遅延量を付与できるタイミングセットを
各テスタチャンネル毎に所定複数個を備え、前記タイミ
ングセットに基づいて所定に遅延付与されたタイミング
エッジパルスを発生する構成を備える半導体試験装置に
おいて、半導体試験装置のテストレートの周期Ｎとは異
なる異周期Ｍのタイミングエッジパルスの発生を行うテ
スタチャンネルに対して、多数個の上記タイミングセッ
トを適用すること無く異周期Ｍのタイミングエッジパル
スが発生できる周期変換手段を備える、ことを特徴とす
る半導体試験装置がある。
【００１３】次に、第３の解決手段を示す。上記課題を
解決するために、半導体試験装置の試験周期（テストレ
ート）を基準タイミングとし、前記基準タイミングを起
点として所定の遅延量を付与できるタイミングセットを
各テスタチャンネル毎に所定複数個を備え、前記タイミ
ングセットに基づいて所定に遅延付与されたタイミング
エッジパルスを発生する構成を備える半導体試験装置に
おいて、半導体試験装置のテストレートの周期Ｎとは異
なる異周期Ｍのタイミングエッジパルスの発生を行うテ
スタチャンネルに対して、パターン発生器ＰＧから発生
するタイミングセット番号を指定するタイミングセット
信号ＰＧＴＳに依存すること無く異周期Ｍのタイミング
エッジパルスが発生でき、且つ異周期Ｍの指定が外部か
ら独立して制御可能な異周期指定手段を備える周期変換
手段を備える、ことを特徴とする半導体試験装置があ
る。
解決するために、半導体試験装置の試験周期（テストレ
ート）を基準タイミングとし、前記基準タイミングを起
点として所定の遅延量を付与できるタイミングセットを
各テスタチャンネル毎に所定複数個を備え、前記タイミ
ングセットに基づいて所定に遅延付与されたタイミング
エッジパルスを発生する構成を備える半導体試験装置に
おいて、半導体試験装置のテストレートの周期Ｎとは異
なる異周期Ｍのタイミングエッジパルスの発生を行うテ
スタチャンネルに対して、パターン発生器ＰＧから発生
するタイミングセット番号を指定するタイミングセット
信号ＰＧＴＳに依存すること無く異周期Ｍのタイミング
エッジパルスが発生でき、且つ異周期Ｍの指定が外部か
ら独立して制御可能な異周期指定手段を備える周期変換
手段を備える、ことを特徴とする半導体試験装置があ
る。
【００１４】次に、第４の解決手段を示す。試験周期発
生部１０を備え、前記試験周期発生部１０はパターン発
生器ＰＧから発生するタイミングセット番号（ＴＳ番
号）を指定するタイミングセット信号ＰＧＴＳに基づい
て、半導体試験装置の試験周期（テストレート）となる
所定周期ＮのレートクロックＲＡＴＥＣＬＫを発生する
とき、上記周期変換手段は、前記周期Ｎのレートクロッ
クＲＡＴＥＣＬＫを受けて所定の異周期Ｍに変換生成し
た周期変換クロックＴＲＡＴＥＣＬＫを出力し、これを
当該テスタチャンネルの後段のタイミング発生器ＴＧへ
供給する、ことを特徴とする上述半導体試験装置があ
る。
生部１０を備え、前記試験周期発生部１０はパターン発
生器ＰＧから発生するタイミングセット番号（ＴＳ番
号）を指定するタイミングセット信号ＰＧＴＳに基づい
て、半導体試験装置の試験周期（テストレート）となる
所定周期ＮのレートクロックＲＡＴＥＣＬＫを発生する
とき、上記周期変換手段は、前記周期Ｎのレートクロッ
クＲＡＴＥＣＬＫを受けて所定の異周期Ｍに変換生成し
た周期変換クロックＴＲＡＴＥＣＬＫを出力し、これを
当該テスタチャンネルの後段のタイミング発生器ＴＧへ
供給する、ことを特徴とする上述半導体試験装置があ
る。
【００１５】次に、第５の解決手段を示す。上述周期変
換クロックＴＲＡＴＥＣＬＫはテストレートの周期Ｎと
異周期Ｍとの周期差（Ｍ−Ｎ）の遅延量を受けて、テス
トレートの各クロック毎に所定に遅延付与して異周期Ｍ
のクロックを生成する、ことを特徴とする上述半導体試
験装置がある。
換クロックＴＲＡＴＥＣＬＫはテストレートの周期Ｎと
異周期Ｍとの周期差（Ｍ−Ｎ）の遅延量を受けて、テス
トレートの各クロック毎に所定に遅延付与して異周期Ｍ
のクロックを生成する、ことを特徴とする上述半導体試
験装置がある。
【００１６】次に、第６の解決手段を示す。ここで第８
図は、本発明に係る解決手段を示している。上述周期変
換手段の一態様は、テストレートの周期Ｎと異周期Ｍと
の周期差（Ｍ−Ｎ）を累積加算した異周期未満データ
（累積保持データ１０８ｓ）を生成する周期差累積手段
を具備し、周期Ｎの上記レートクロックＲＡＴＥＣＬＫ
を受けて上記異周期未満データに対応する遅延量を付与
して異周期Ｍに変換した周期変換クロックＴＲＡＴＥＣ
ＬＫを出力する異周期クロック変換手段を具備し、以上
を備えることを特徴とする上述半導体試験装置がある。
図は、本発明に係る解決手段を示している。上述周期変
換手段の一態様は、テストレートの周期Ｎと異周期Ｍと
の周期差（Ｍ−Ｎ）を累積加算した異周期未満データ
（累積保持データ１０８ｓ）を生成する周期差累積手段
を具備し、周期Ｎの上記レートクロックＲＡＴＥＣＬＫ
を受けて上記異周期未満データに対応する遅延量を付与
して異周期Ｍに変換した周期変換クロックＴＲＡＴＥＣ
ＬＫを出力する異周期クロック変換手段を具備し、以上
を備えることを特徴とする上述半導体試験装置がある。
【００１７】次に、第７の解決手段を示す。ここで第１
２図は、本発明に係る解決手段を示している。当該テス
タチャンネルのタイミング発生器ＴＧ内にタイミングセ
ットメモリＴＳＭと可変遅延手段ｄ２２ｂとを備えると
き、上記周期変換手段は、テストレートの周期Ｎと異周
期Ｍとの周期差（Ｍ−Ｎ）を累積加算して異周期未満デ
ータ（累積保持データ１０８ｓ）を生成する周期差累積
手段を具備し、上記タイミングセットメモリＴＳＭから
出力されるタイミングセット信号ＴＴＳに基づいて所定
のＴＳ番号が選択されて読み出されたＴＳ遅延データＴ
ＳＭｄと、上記異周期未満データとを受けて両者を加算
した結果の加算遅延データ（エッジパルス遅延データ１
２４ｓ）を出力するＴＳ加算手段（例えば加算器１２
４）を具備し、周期ＮのレートクロックＲＡＴＥＣＬＫ
を受けて累積加算される上記異周期未満データが異周期
Ｍと一致するときには当該サイクルのクロックを間引き
除去した間引きクロック１１８ｓを出力する間引き手段
（例えばクロックゲート１１８）を具備し、上記可変遅
延手段ｄ２２ｂは上記加算遅延データ（エッジパルス遅
延データ１２４ｓ）に基づいて上記間引きクロック１１
８ｓを所定に遅延したエッジパルスＴＤＴを生成してＴ
Ｇから出力し、当該ＴＧの後段に備える波形整形器ＦＣ
へ供給する、ことを特徴とする上述半導体試験装置があ
る。
２図は、本発明に係る解決手段を示している。当該テス
タチャンネルのタイミング発生器ＴＧ内にタイミングセ
ットメモリＴＳＭと可変遅延手段ｄ２２ｂとを備えると
き、上記周期変換手段は、テストレートの周期Ｎと異周
期Ｍとの周期差（Ｍ−Ｎ）を累積加算して異周期未満デ
ータ（累積保持データ１０８ｓ）を生成する周期差累積
手段を具備し、上記タイミングセットメモリＴＳＭから
出力されるタイミングセット信号ＴＴＳに基づいて所定
のＴＳ番号が選択されて読み出されたＴＳ遅延データＴ
ＳＭｄと、上記異周期未満データとを受けて両者を加算
した結果の加算遅延データ（エッジパルス遅延データ１
２４ｓ）を出力するＴＳ加算手段（例えば加算器１２
４）を具備し、周期ＮのレートクロックＲＡＴＥＣＬＫ
を受けて累積加算される上記異周期未満データが異周期
Ｍと一致するときには当該サイクルのクロックを間引き
除去した間引きクロック１１８ｓを出力する間引き手段
（例えばクロックゲート１１８）を具備し、上記可変遅
延手段ｄ２２ｂは上記加算遅延データ（エッジパルス遅
延データ１２４ｓ）に基づいて上記間引きクロック１１
８ｓを所定に遅延したエッジパルスＴＤＴを生成してＴ
Ｇから出力し、当該ＴＧの後段に備える波形整形器ＦＣ
へ供給する、ことを特徴とする上述半導体試験装置があ
る。
【００１８】次に、第８の解決手段を示す。ここで第８
図と第９図は、本発明に係る解決手段を示している。上
述周期差累積手段の一態様は、基準周期レジスタ１１０
と、周期差分レジスタ１０２と、加算器１０４と、フリ
ップ・フロップ１０８と、比較・減算器１１２とを備
え、上記基準周期レジスタ１１０は異周期Ｍの基準周期
データ１１０ｓを保持するレジスタであり、上記周期差
分レジスタ１０２は周期差である（異周期Ｍ−周期Ｎ）
の周期差データ１０２ｓを保持するレジスタであり、上
記加算器１０４は上記周期差データ１０２ｓと累積加算
される周期差データ１１２ｓとを受けて両者を加算した
結果の累積加算データ１０４ｓを出力するものであり、
上記フリップ・フロップ１０８は上記累積加算データ１
０４ｓを受けて上記レートクロックＲＡＴＥＣＬＫによ
りラッチ保持した累積保持データ１０８ｓを上記比較・
減算器１１２へ供給するものであり、上記比較・減算器
１１２は比較機能と減算機能とを備えるものであって、
上記累積保持データ１０８ｓと上記基準周期データ１１
０ｓとを受けて、上記基準周期データ１１０ｓ未満の周
期差データ１１２ｓを算出して上記加算器１０４へ供給
するものであり、且つ、上記累積保持データ１０８ｓが
上記基準周期データ１１０ｓより等しいか大きいときに
は上記レートクロックＲＡＴＥＣＬＫを所定に間引く間
引き信号ＣＯＭＰを発生してクロックゲート１１８へ供
給するものである、ことを特徴とする上述半導体試験装
置がある。
図と第９図は、本発明に係る解決手段を示している。上
述周期差累積手段の一態様は、基準周期レジスタ１１０
と、周期差分レジスタ１０２と、加算器１０４と、フリ
ップ・フロップ１０８と、比較・減算器１１２とを備
え、上記基準周期レジスタ１１０は異周期Ｍの基準周期
データ１１０ｓを保持するレジスタであり、上記周期差
分レジスタ１０２は周期差である（異周期Ｍ−周期Ｎ）
の周期差データ１０２ｓを保持するレジスタであり、上
記加算器１０４は上記周期差データ１０２ｓと累積加算
される周期差データ１１２ｓとを受けて両者を加算した
結果の累積加算データ１０４ｓを出力するものであり、
上記フリップ・フロップ１０８は上記累積加算データ１
０４ｓを受けて上記レートクロックＲＡＴＥＣＬＫによ
りラッチ保持した累積保持データ１０８ｓを上記比較・
減算器１１２へ供給するものであり、上記比較・減算器
１１２は比較機能と減算機能とを備えるものであって、
上記累積保持データ１０８ｓと上記基準周期データ１１
０ｓとを受けて、上記基準周期データ１１０ｓ未満の周
期差データ１１２ｓを算出して上記加算器１０４へ供給
するものであり、且つ、上記累積保持データ１０８ｓが
上記基準周期データ１１０ｓより等しいか大きいときに
は上記レートクロックＲＡＴＥＣＬＫを所定に間引く間
引き信号ＣＯＭＰを発生してクロックゲート１１８へ供
給するものである、ことを特徴とする上述半導体試験装
置がある。
【００１９】次に、第９の解決手段を示す。上述異周期
指定手段の一態様としては、パターン発生器ＰＧに格納
するテストパターンとは別個の独立した制御に基づい
て、上記周期差分レジスタ１０２と上記基準周期レジス
タ１１０へ異周期Ｍに対応する遅延データを外部から設
定制御する、ことを特徴とする上述半導体試験装置があ
る。
指定手段の一態様としては、パターン発生器ＰＧに格納
するテストパターンとは別個の独立した制御に基づい
て、上記周期差分レジスタ１０２と上記基準周期レジス
タ１１０へ異周期Ｍに対応する遅延データを外部から設
定制御する、ことを特徴とする上述半導体試験装置があ
る。
【００２０】次に、第１０の解決手段を示す。ここで第
８図と第９図は、本発明に係る解決手段を示している。
上述異周期クロック変換手段の一態様は、クロックゲー
ト１１８と、周期発生部１２０とを備え、上記クロック
ゲート１１８は上記レートクロックＲＡＴＥＣＬＫを受
けて上記周期発生部１２０へ供給するとき、累積加算さ
れる上記累積保持データ１０８ｓが異周期Ｍと一致する
ときには当該サイクルのクロックを間引き除去した間引
きクロック１１８ｓを出力するものであり、上記周期発
生部１２０は上記間引きクロック１１８ｓを受けて上記
累積保持データ１０８ｓに対応する遅延量を付与して周
期Ｍに変換した周期変換クロックＴＲＡＴＥＣＬＫを出
力するものである、ことを特徴とする上述半導体試験装
置がある。
８図と第９図は、本発明に係る解決手段を示している。
上述異周期クロック変換手段の一態様は、クロックゲー
ト１１８と、周期発生部１２０とを備え、上記クロック
ゲート１１８は上記レートクロックＲＡＴＥＣＬＫを受
けて上記周期発生部１２０へ供給するとき、累積加算さ
れる上記累積保持データ１０８ｓが異周期Ｍと一致する
ときには当該サイクルのクロックを間引き除去した間引
きクロック１１８ｓを出力するものであり、上記周期発
生部１２０は上記間引きクロック１１８ｓを受けて上記
累積保持データ１０８ｓに対応する遅延量を付与して周
期Ｍに変換した周期変換クロックＴＲＡＴＥＣＬＫを出
力するものである、ことを特徴とする上述半導体試験装
置がある。
【００２１】次に、第１１の解決手段を示す。ここで第
１１図は、本発明に係る解決手段を示している。上述周
期差累積手段の一態様は、周期Ｍレジスタ１０３と、減
算器１０５と、加算器１０４と、フリップ・フロップ１
０８と、比較・減算器１１２とを備え、上記周期Ｍレジ
スタ１０３は異周期Ｍのデータを保持するレジスタであ
り、上記減算器１０５は上記異周期Ｍのデータとテスト
レートである周期Ｎのデータとを受けて両者の周期差で
ある（異周期Ｍ−周期Ｎ）の周期差データ１０２ｓを算
出するものであり、上記加算器１０４は上記周期差デー
タ１０２ｓと累積加算される周期差データ１１２ｓとを
受けて両者を加算した結果の累積加算データ１０４ｓを
出力するものであり、上記フリップ・フロップ１０８は
上記累積加算データ１０４ｓを受けて上記レートクロッ
クＲＡＴＥＣＬＫによりラッチ保持した累積保持データ
１０８ｓを上記比較・減算器１１２へ供給するものであ
り、上記比較・減算器１１２は比較機能と減算機能とを
備えるものであって、上記累積保持データ１０８ｓと上
記基準周期データ１１０ｓとを受けて、上記基準周期デ
ータ１１０ｓ未満の周期差データ１１２ｓを算出して上
記加算器１０４へ供給するものであり、且つ、上記累積
保持データ１０８ｓが上記基準周期データ１１０ｓより
等しいか大きいときには上記レートクロックＲＡＴＥＣ
ＬＫを所定に間引く間引き信号ＣＯＭＰを発生してクロ
ックゲート１１８へ供給するものである、ことを特徴と
する上述半導体試験装置がある。
１１図は、本発明に係る解決手段を示している。上述周
期差累積手段の一態様は、周期Ｍレジスタ１０３と、減
算器１０５と、加算器１０４と、フリップ・フロップ１
０８と、比較・減算器１１２とを備え、上記周期Ｍレジ
スタ１０３は異周期Ｍのデータを保持するレジスタであ
り、上記減算器１０５は上記異周期Ｍのデータとテスト
レートである周期Ｎのデータとを受けて両者の周期差で
ある（異周期Ｍ−周期Ｎ）の周期差データ１０２ｓを算
出するものであり、上記加算器１０４は上記周期差デー
タ１０２ｓと累積加算される周期差データ１１２ｓとを
受けて両者を加算した結果の累積加算データ１０４ｓを
出力するものであり、上記フリップ・フロップ１０８は
上記累積加算データ１０４ｓを受けて上記レートクロッ
クＲＡＴＥＣＬＫによりラッチ保持した累積保持データ
１０８ｓを上記比較・減算器１１２へ供給するものであ
り、上記比較・減算器１１２は比較機能と減算機能とを
備えるものであって、上記累積保持データ１０８ｓと上
記基準周期データ１１０ｓとを受けて、上記基準周期デ
ータ１１０ｓ未満の周期差データ１１２ｓを算出して上
記加算器１０４へ供給するものであり、且つ、上記累積
保持データ１０８ｓが上記基準周期データ１１０ｓより
等しいか大きいときには上記レートクロックＲＡＴＥＣ
ＬＫを所定に間引く間引き信号ＣＯＭＰを発生してクロ
ックゲート１１８へ供給するものである、ことを特徴と
する上述半導体試験装置がある。
【００２２】次に、第１２の解決手段を示す。上述異周
期指定手段の一態様としては、パターン発生器ＰＧに格
納するテストパターンとは別個の独立した制御に基づい
て、上記周期Ｍレジスタ１０３へ異周期Ｍに対応する遅
延データを外部から設定制御する、ことを特徴とする上
述半導体試験装置がある。
期指定手段の一態様としては、パターン発生器ＰＧに格
納するテストパターンとは別個の独立した制御に基づい
て、上記周期Ｍレジスタ１０３へ異周期Ｍに対応する遅
延データを外部から設定制御する、ことを特徴とする上
述半導体試験装置がある。
【００２３】次に、第１３の解決手段を示す。外部から
設定制御する上記異周期指定手段は半導体試験装置が備
えるテスタバスを適用してテストパターンとは独立して
設定制御を行う、ことを特徴とする上述半導体試験装置
がある。
設定制御する上記異周期指定手段は半導体試験装置が備
えるテスタバスを適用してテストパターンとは独立して
設定制御を行う、ことを特徴とする上述半導体試験装置
がある。
【００２４】次に、第１４の解決手段を示す。上述周期
変換手段の一態様としては、少なくとも１テスタチャン
ネルを備える、ことを特徴とする上述半導体試験装置が
ある。
変換手段の一態様としては、少なくとも１テスタチャン
ネルを備える、ことを特徴とする上述半導体試験装置が
ある。
【００２５】尚、本願発明手段は、所望により、上記解
決手段における各要素手段を適宜組み合わせて、実用可
能な他の構成手段としても良い。また、上記各要素に付
与されている符号は、発明の実施の形態等に示されてい
る符号に対応するものの、これに限定するものではな
く、実用可能な他の均等物を適用した構成手段としても
良い。
決手段における各要素手段を適宜組み合わせて、実用可
能な他の構成手段としても良い。また、上記各要素に付
与されている符号は、発明の実施の形態等に示されてい
る符号に対応するものの、これに限定するものではな
く、実用可能な他の均等物を適用した構成手段としても
良い。
【００２６】
【発明の実施の形態】以下に本発明を適用した実施の形
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容／形態は、一例でありその形容／形態内容のみに限定
するものではない。
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容／形態は、一例でありその形容／形態内容のみに限定
するものではない。
【００２７】本発明について、図７と図８と図９と図１
０と図１１と図１２と図１３と図１４とを参照して以下
に説明する。尚、従来構成に対応する要素は同一符号を
付し、また重複する部位の説明は省略する。
０と図１１と図１２と図１３と図１４とを参照して以下
に説明する。尚、従来構成に対応する要素は同一符号を
付し、また重複する部位の説明は省略する。
【００２８】図７はテスタチャンネルの１チャンネルに
おいて、本願に係る周期変換手段１００を追加して備え
る要部ブロック図であり、他の構成要素であるタイミン
グ発生器ＴＧと波形整形器ＦＣと論理比較器ＤＣとは従
来と同一であるので説明を省略する。ここで、周期Ｍ＝
８ｎｓ、周期Ｎ＝７ｎｓとした具体数値例を適用して説
明する。また、周期Ｎの７ｎｓは半導体試験装置の試験
周期（テストレート）を適用する。
おいて、本願に係る周期変換手段１００を追加して備え
る要部ブロック図であり、他の構成要素であるタイミン
グ発生器ＴＧと波形整形器ＦＣと論理比較器ＤＣとは従
来と同一であるので説明を省略する。ここで、周期Ｍ＝
８ｎｓ、周期Ｎ＝７ｎｓとした具体数値例を適用して説
明する。また、周期Ｎの７ｎｓは半導体試験装置の試験
周期（テストレート）を適用する。
【００２９】図８は周期変換手段１００の第１の内部構
成例である。この内部構成要素は、基準周期レジスタ１
１０と、周期差分レジスタ１０２と、加算器１０４と、
フリップ・フロップ１０８と、比較・減算器１１２と、
クロックゲート１１８と、周期発生部１２０とを備え
る。また、図１０のテストパターンは１つのＴＳ番号Ｔ
Ｓ１を適用して発生する例であり、図９は図１０のテス
トパターンに基づき図３のＤＡＴＡＩＮを発生する動作
例を示すタイミングチャートである。これらの図を参照
して以下に説明する。
成例である。この内部構成要素は、基準周期レジスタ１
１０と、周期差分レジスタ１０２と、加算器１０４と、
フリップ・フロップ１０８と、比較・減算器１１２と、
クロックゲート１１８と、周期発生部１２０とを備え
る。また、図１０のテストパターンは１つのＴＳ番号Ｔ
Ｓ１を適用して発生する例であり、図９は図１０のテス
トパターンに基づき図３のＤＡＴＡＩＮを発生する動作
例を示すタイミングチャートである。これらの図を参照
して以下に説明する。
【００３０】基準周期レジスタ１１０は、周期Ｎである
７ｎｓの基準周期データ１１０ｓを保持するレジスタで
ある。周期差分レジスタ１０２は、周期Ｍ−周期Ｎの差
分である周期差データ１０２ｓを保持するレジスタであ
る。即ち、８ｎｓ−７ｎｓ＝１．０ｎｓの値を保持す
る。
７ｎｓの基準周期データ１１０ｓを保持するレジスタで
ある。周期差分レジスタ１０２は、周期Ｍ−周期Ｎの差
分である周期差データ１０２ｓを保持するレジスタであ
る。即ち、８ｎｓ−７ｎｓ＝１．０ｎｓの値を保持す
る。
【００３１】加算器１０４は、２入力データの加算器で
あって、上記周期差データ１０２ｓと比較・減算器１１
２から出力される周期差データ１１２ｓとを受けて、両
者を加算した結果の累積加算データ１０４ｓを出力す
る。
あって、上記周期差データ１０２ｓと比較・減算器１１
２から出力される周期差データ１１２ｓとを受けて、両
者を加算した結果の累積加算データ１０４ｓを出力す
る。
【００３２】フリップ・フロップ１０８は、上記累積加
算データ１０４ｓを受けて、ＲＡＴＥＣＬＫによりラッ
チした累積保持データ１０８ｓを出力する。従って、Ｒ
ＡＴＥＣＬＫ毎に順次累積加算されて、図９に示すよう
に”１ｎｓ”、”２ｎｓ”、”３ｎｓ”、……、”７ｎ
ｓ”となる。この出力を比較・減算器１１２へ供給す
る。
算データ１０４ｓを受けて、ＲＡＴＥＣＬＫによりラッ
チした累積保持データ１０８ｓを出力する。従って、Ｒ
ＡＴＥＣＬＫ毎に順次累積加算されて、図９に示すよう
に”１ｎｓ”、”２ｎｓ”、”３ｎｓ”、……、”７ｎ
ｓ”となる。この出力を比較・減算器１１２へ供給す
る。
【００３３】比較・減算器１１２は、比較機能と減算機
能とを備えるものであって、上記累積保持データ１０８
ｓをＡ入力端に受け、上記基準周期データ１１０ｓをＢ
入力端に受けて、第１に、Ａ−Ｂ＜０のときには前記累
積保持データ１０８ｓを周期差データ１１２ｓとして出
力する。ここで、演算式のＡとはＡ入力端のデータであ
り、ＢとはＢ入力端のデータである。第２に、Ａ−Ｂ＞
＝０のときにはＡ−Ｂの減算処理をした残りの残余デー
タを周期差データ１１２ｓとして出力し、且つ間引き信
号ＣＯＭＰ（図９Ｂ参照）を発生してクロックゲート１
１８へ供給する。この結果図９Ａに示す”７ｎｓ”が図
９Ｃに示す次のサイクルでは”７ｎｓ”−”１ｎｓ”
＝”０ｎｓ”となる。ここで、もしも周期差データ１０
２ｓの値が”１ｎｓ”から”１．０１ｎｓ”と仮定した
場合には、間引き信号ＣＯＭＰが発生する図９Ｃのサイ
クルでは、”０．０１ｎｓ”×サイクル数、となる残余
データ（端数データ）が加算器１０４と周期発生部１２
０へ供給されることになる。
能とを備えるものであって、上記累積保持データ１０８
ｓをＡ入力端に受け、上記基準周期データ１１０ｓをＢ
入力端に受けて、第１に、Ａ−Ｂ＜０のときには前記累
積保持データ１０８ｓを周期差データ１１２ｓとして出
力する。ここで、演算式のＡとはＡ入力端のデータであ
り、ＢとはＢ入力端のデータである。第２に、Ａ−Ｂ＞
＝０のときにはＡ−Ｂの減算処理をした残りの残余デー
タを周期差データ１１２ｓとして出力し、且つ間引き信
号ＣＯＭＰ（図９Ｂ参照）を発生してクロックゲート１
１８へ供給する。この結果図９Ａに示す”７ｎｓ”が図
９Ｃに示す次のサイクルでは”７ｎｓ”−”１ｎｓ”
＝”０ｎｓ”となる。ここで、もしも周期差データ１０
２ｓの値が”１ｎｓ”から”１．０１ｎｓ”と仮定した
場合には、間引き信号ＣＯＭＰが発生する図９Ｃのサイ
クルでは、”０．０１ｎｓ”×サイクル数、となる残余
データ（端数データ）が加算器１０４と周期発生部１２
０へ供給されることになる。
【００３４】クロックゲート１１８は、第１に、間引き
信号ＣＯＭＰがネゲートの定常時のサイクルにはＲＡＴ
ＥＣＬＫをそのまま周期発生部１２０へ供給する。第２
に、図９Ｂに示すように、間引き信号ＣＯＭＰがアサー
トのサイクル（間引きサイクル）では、図９Ｅに示すよ
うに、当該サイクルのＲＡＴＥＣＬＫが削除される。こ
のようにして出力される間引きクロック１１８ｓは周期
発生部１２０へ供給する。尚、図９Ｄに示す試験パター
ンＰＡＴ１の”ａ７”は使用されないが、図１０に示す
ようにＤＡＴＡＯＵＴ側の”ｂ８”パターンが必要であ
る為、ダミーサイクル用として挿入しておく必要があ
る。これによれば、間引きされた平均的なパルス数は周
期Ｎの７ｎｓのパルス数から周期Ｍの８ｎｓ相当のパル
ス数に変換される。
信号ＣＯＭＰがネゲートの定常時のサイクルにはＲＡＴ
ＥＣＬＫをそのまま周期発生部１２０へ供給する。第２
に、図９Ｂに示すように、間引き信号ＣＯＭＰがアサー
トのサイクル（間引きサイクル）では、図９Ｅに示すよ
うに、当該サイクルのＲＡＴＥＣＬＫが削除される。こ
のようにして出力される間引きクロック１１８ｓは周期
発生部１２０へ供給する。尚、図９Ｄに示す試験パター
ンＰＡＴ１の”ａ７”は使用されないが、図１０に示す
ようにＤＡＴＡＯＵＴ側の”ｂ８”パターンが必要であ
る為、ダミーサイクル用として挿入しておく必要があ
る。これによれば、間引きされた平均的なパルス数は周
期Ｎの７ｎｓのパルス数から周期Ｍの８ｎｓ相当のパル
ス数に変換される。
【００３５】周期発生部１２０は、入力される上記間引
きクロック１１８ｓを受けて可変遅延手段ｄ２０で所定
に遅延した８ｎｓの均一周期のパルス列に変換して出力
するものである。即ち、入力される上記間引きクロック
１１８ｓを受けて、上記周期差データ１１２ｓに基づい
て所定に遅延した周期変換クロックＴＲＡＴＥＣＬＫを
図９Ｆ〜図９Ｍに示すように出力する。即ち、最初の図
９Ｆ位置では間引きクロック１１８ｓを０ｎｓ遅延し、
図９Ｇ位置では間引きクロック１１８ｓを１ｎｓ遅延
し、図９Ｈ位置では２ｎｓ遅延し、図９Ｊ位置では３ｎ
ｓ遅延し、同様に順次遅延量が増えていき図９Ｋ位置で
は６ｎｓ遅延し、次の図９Ｌ位置のサイクルでは間引き
クロック１１８ｓが存在しないのパルス出力無しとな
る。そして図９Ｍ位置からは再び遅延０ｎｓから遅延が
行われる。この繰り返しの結果、周期Ｍの８ｎｓの均一
周期のパルス列に変換される。尚、図１４に周期発生部
１２０の内部原理構成例を参考に示す。
きクロック１１８ｓを受けて可変遅延手段ｄ２０で所定
に遅延した８ｎｓの均一周期のパルス列に変換して出力
するものである。即ち、入力される上記間引きクロック
１１８ｓを受けて、上記周期差データ１１２ｓに基づい
て所定に遅延した周期変換クロックＴＲＡＴＥＣＬＫを
図９Ｆ〜図９Ｍに示すように出力する。即ち、最初の図
９Ｆ位置では間引きクロック１１８ｓを０ｎｓ遅延し、
図９Ｇ位置では間引きクロック１１８ｓを１ｎｓ遅延
し、図９Ｈ位置では２ｎｓ遅延し、図９Ｊ位置では３ｎ
ｓ遅延し、同様に順次遅延量が増えていき図９Ｋ位置で
は６ｎｓ遅延し、次の図９Ｌ位置のサイクルでは間引き
クロック１１８ｓが存在しないのパルス出力無しとな
る。そして図９Ｍ位置からは再び遅延０ｎｓから遅延が
行われる。この繰り返しの結果、周期Ｍの８ｎｓの均一
周期のパルス列に変換される。尚、図１４に周期発生部
１２０の内部原理構成例を参考に示す。
【００３６】上述した図８の発明構成によれば、従来の
ように各サイクル毎に異なるタイミングセット番号ＴＳ
１〜ＴＳ８を使用すること無く、使用個数１個のタイミ
ングセットにより、テストレートの７ｎｓ周期とは異な
る８ｎｓ周期の周期変換クロックＴＲＡＴＥＣＬＫを発
生することが可能となる結果、これに基づくドライバパ
ルスＤＲＰやストローブ信号が発生できることとなる。
尚、１個使用するタイミングセットは当初のオフセット
位相を指定したい場合にのみ必要であり、もしこの指定
が不要であり、他のタイミングセットを流用できる場合
には、タイミングセットの使用個数はゼロとなる。従っ
て、ＴＧ内に備えるタイミングセットメモリＴＳＭの容
量を増やすことなく周期の異なる複数ポートを備えるＤ
ＵＴが容易に試験可能な半導体試験装置が実現できる大
きな利点が得られる。また、ＴＳ個数を多数必要としな
いので、ＤＵＴの適用対象・適用品種が拡大できる大き
な利点が得られる。
ように各サイクル毎に異なるタイミングセット番号ＴＳ
１〜ＴＳ８を使用すること無く、使用個数１個のタイミ
ングセットにより、テストレートの７ｎｓ周期とは異な
る８ｎｓ周期の周期変換クロックＴＲＡＴＥＣＬＫを発
生することが可能となる結果、これに基づくドライバパ
ルスＤＲＰやストローブ信号が発生できることとなる。
尚、１個使用するタイミングセットは当初のオフセット
位相を指定したい場合にのみ必要であり、もしこの指定
が不要であり、他のタイミングセットを流用できる場合
には、タイミングセットの使用個数はゼロとなる。従っ
て、ＴＧ内に備えるタイミングセットメモリＴＳＭの容
量を増やすことなく周期の異なる複数ポートを備えるＤ
ＵＴが容易に試験可能な半導体試験装置が実現できる大
きな利点が得られる。また、ＴＳ個数を多数必要としな
いので、ＤＵＴの適用対象・適用品種が拡大できる大き
な利点が得られる。
【００３７】次に、図１１は周期変換手段１００ｂの第
２の内部構成例であり、図８の要部ブロック構成を変形
した構成例である。これは周期Ｍと周期Ｎの設定値をそ
のまま適用する構成例である。図１に示す試験周期発生
部１０から半導体試験装置のテストレートである”７ｎ
ｓ”の試験周期データを出力し、これを周期Ｎの”７ｎ
ｓ”として受ける。周期差分出力手段１０２ｂは、周期
Ｍレジスタ１０３と減算器１０５とを備える。周期Ｍレ
ジスタ１０３の設定値は周期Ｍである”８ｎｓ”を設定
する。この結果、周期差分出力手段１０２ｂの出力であ
る周期差データ１０２ｓは、Ｍ−Ｎの減算が行われて”
１ｎｓ”のデータが出力されるので、図７の周期差分レ
ジスタ１０２と同一機能となる。この構成例において
も、図７と同じ動作が実現されて所定の周期変換クロッ
クＴＲＡＴＥＣＬＫが出力できる。更に、入力として受
ける試験周期データはテストレートであり周期Ｎであ
る。半導体試験装置のテストレートである周期Ｎは、オ
ンザフライで切り替えできるからして、テストレートの
動的な変更に同期連動した形態で、異周期Ｍの発生をす
ることが可能となる利点が得られる。
２の内部構成例であり、図８の要部ブロック構成を変形
した構成例である。これは周期Ｍと周期Ｎの設定値をそ
のまま適用する構成例である。図１に示す試験周期発生
部１０から半導体試験装置のテストレートである”７ｎ
ｓ”の試験周期データを出力し、これを周期Ｎの”７ｎ
ｓ”として受ける。周期差分出力手段１０２ｂは、周期
Ｍレジスタ１０３と減算器１０５とを備える。周期Ｍレ
ジスタ１０３の設定値は周期Ｍである”８ｎｓ”を設定
する。この結果、周期差分出力手段１０２ｂの出力であ
る周期差データ１０２ｓは、Ｍ−Ｎの減算が行われて”
１ｎｓ”のデータが出力されるので、図７の周期差分レ
ジスタ１０２と同一機能となる。この構成例において
も、図７と同じ動作が実現されて所定の周期変換クロッ
クＴＲＡＴＥＣＬＫが出力できる。更に、入力として受
ける試験周期データはテストレートであり周期Ｎであ
る。半導体試験装置のテストレートである周期Ｎは、オ
ンザフライで切り替えできるからして、テストレートの
動的な変更に同期連動した形態で、異周期Ｍの発生をす
ることが可能となる利点が得られる。
【００３８】次に、図１２は周期変換手段１００ｃの第
３の内部構成例であり、図８の要部ブロック構成を変形
した構成例である。図１３はこの構成例図１２の動作を
説明するタイミングチャートである。ここで、図１３に
おけるタイミングセットのＴＳ遅延データＴＳＭｄは”
０．５ｎｓ”一定の場合と仮定する。この構成例では、
図８に示す周期発生部１２０に内蔵していた可変遅延手
段ｄ２０を削除して、ＴＧ側の可変遅延部１２２として
１つに統合し、更に周期変換手段１００ｃ内に加算器１
２４を備えて、ＴＧの出力端から周期８ｎｓで且つタイ
ミングセットの遅延量を付与したエッジパルスＴＤＴを
直接的に発生する例である。
３の内部構成例であり、図８の要部ブロック構成を変形
した構成例である。図１３はこの構成例図１２の動作を
説明するタイミングチャートである。ここで、図１３に
おけるタイミングセットのＴＳ遅延データＴＳＭｄは”
０．５ｎｓ”一定の場合と仮定する。この構成例では、
図８に示す周期発生部１２０に内蔵していた可変遅延手
段ｄ２０を削除して、ＴＧ側の可変遅延部１２２として
１つに統合し、更に周期変換手段１００ｃ内に加算器１
２４を備えて、ＴＧの出力端から周期８ｎｓで且つタイ
ミングセットの遅延量を付与したエッジパルスＴＤＴを
直接的に発生する例である。
【００３９】図１２に示すタイミングセットメモリＴＳ
Ｍは、試験周期発生部１０からのタイミングセット信号
ＴＴＳを受けて、これに基づく遅延情報を読み出した”
０．５ｎｓ”のＴＳ遅延データＴＳＭｄ（図１３Ｆ参
照）を加算器１２４のＢ入力端へ供給する。加算器１２
４は上述周期差データ１１２ｓをＡ入力端に受けて、両
遅延データを加算した結果のエッジパルス遅延データ１
２４ｓを可変遅延部１２２へ供給する。可変遅延部１２
２は上述間引きクロック１１８ｓを受けたときに、可変
遅延手段ｄ２２ｂにより上記エッジパルス遅延データ１
２４ｓに対応する遅延量で遅延させたエッジパルスＴＤ
Ｔ（図１３Ｇ、Ｈ参照）を発生する。この結果、ＤＵＴ
へ印加する８ｎｓ周期に変換されたＤＡＴＡＩＮ波形
（図１３Ｊ参照）がＦＣを介して供給できることとな
る。尚、可変遅延部１２２の内部構成も図１４の内部原
理構成例と同様である。上述した図１２の発明構成例に
よれば、２個の可変遅延手段ｄ２０、ｄ２２を１個にま
とめることができるので、より安価に構成できる大きな
利点が得られる。
Ｍは、試験周期発生部１０からのタイミングセット信号
ＴＴＳを受けて、これに基づく遅延情報を読み出した”
０．５ｎｓ”のＴＳ遅延データＴＳＭｄ（図１３Ｆ参
照）を加算器１２４のＢ入力端へ供給する。加算器１２
４は上述周期差データ１１２ｓをＡ入力端に受けて、両
遅延データを加算した結果のエッジパルス遅延データ１
２４ｓを可変遅延部１２２へ供給する。可変遅延部１２
２は上述間引きクロック１１８ｓを受けたときに、可変
遅延手段ｄ２２ｂにより上記エッジパルス遅延データ１
２４ｓに対応する遅延量で遅延させたエッジパルスＴＤ
Ｔ（図１３Ｇ、Ｈ参照）を発生する。この結果、ＤＵＴ
へ印加する８ｎｓ周期に変換されたＤＡＴＡＩＮ波形
（図１３Ｊ参照）がＦＣを介して供給できることとな
る。尚、可変遅延部１２２の内部構成も図１４の内部原
理構成例と同様である。上述した図１２の発明構成例に
よれば、２個の可変遅延手段ｄ２０、ｄ２２を１個にま
とめることができるので、より安価に構成できる大きな
利点が得られる。
【００４０】尚、本発明の技術的思想は、上述実施の形
態の具体構成例、接続形態例に限定されるものではな
い。更に、本発明の技術的思想に基づき、上述実施の形
態を適宜変形して広汎に応用してもよい。例えば、上述
実施例のＤＵＴでは、異なる周期を必要とするポートが
２つの場合の簡明は具体例であったが、本発明では３以
上の多数の異なる周期においてもＴＳ使用個数を多数消
費すること無く実施でき、複雑化するＤＵＴの適用対象
が拡大できる利点が得られる。
態の具体構成例、接続形態例に限定されるものではな
い。更に、本発明の技術的思想に基づき、上述実施の形
態を適宜変形して広汎に応用してもよい。例えば、上述
実施例のＤＵＴでは、異なる周期を必要とするポートが
２つの場合の簡明は具体例であったが、本発明では３以
上の多数の異なる周期においてもＴＳ使用個数を多数消
費すること無く実施でき、複雑化するＤＵＴの適用対象
が拡大できる利点が得られる。
【００４１】
【発明の効果】本発明は、上述の説明内容からして、下
記に記載される効果を奏する。上述説明したように本発
明によれば、従来のように各サイクル毎に異なるタイミ
ングセットを使用すること無く、使用個数１個のタイミ
ングセットにより、半導体試験装置の試験周期（テスト
レート）とは異なる周期の周期変換クロックＴＲＡＴＥ
ＣＬＫを容易に発生することが可能となる。従って、タ
イミングメモリの容量を増やすことなく周期の異なる複
数ポートを備えるＤＵＴが容易に試験可能となる大きな
利点が得られる。従って、本発明の技術的効果は大であ
り、産業上の経済効果も大である。
記に記載される効果を奏する。上述説明したように本発
明によれば、従来のように各サイクル毎に異なるタイミ
ングセットを使用すること無く、使用個数１個のタイミ
ングセットにより、半導体試験装置の試験周期（テスト
レート）とは異なる周期の周期変換クロックＴＲＡＴＥ
ＣＬＫを容易に発生することが可能となる。従って、タ
イミングメモリの容量を増やすことなく周期の異なる複
数ポートを備えるＤＵＴが容易に試験可能となる大きな
利点が得られる。従って、本発明の技術的効果は大であ
り、産業上の経済効果も大である。
【図１】半導体試験装置の概念構成図。
【図２】周期の異なる２ポート（２種類の周期）を備え
るＤＵＴの一例。
るＤＵＴの一例。
【図３】従来の、試験周期（テストレート）を周期Ｎと
して設定して図２のＤＵＴを試験する場合のタイミング
チャート。
して設定して図２のＤＵＴを試験する場合のタイミング
チャート。
【図４】実際の半導体試験装置が備えるタイミングセッ
トを適用して周期Ｍと周期Ｎに対応する試験パターンを
発生するタイミングチャート。
トを適用して周期Ｍと周期Ｎに対応する試験パターンを
発生するタイミングチャート。
【図５】図４のタイミングチャートに対応するテストパ
ターンの記述例。
ターンの記述例。
【図６】テスタチャンネルの１チャンネルを示す試験パ
ターンを発生できる半導体試験装置の要部構成図。
ターンを発生できる半導体試験装置の要部構成図。
【図７】本発明の、テスタチャンネルの１チャンネルに
おいて、本願に係る周期変換手段を追加して備える要部
ブロック図。
おいて、本願に係る周期変換手段を追加して備える要部
ブロック図。
【図８】本発明の、周期変換手段の第１の内部構成例。
【図９】図１０のテストパターンに基づき図３のＤＡＴ
ＡＩＮを発生する動作例を示すタイミングチャート。
ＡＩＮを発生する動作例を示すタイミングチャート。
【図１０】１つのＴＳ番号ＴＳ１を適用して発生する場
合のテストパターン例。
合のテストパターン例。
【図１１】本発明の、周期変換手段の第２の内部構成
例。
例。
【図１２】本発明の、周期変換手段の第３の内部構成
例。
例。
【図１３】図１２の動作を説明するタイミングチャー
ト。
ト。
【図１４】周期発生部の内部原理構成例。
１０ 試験周期発生部
ｄ２０，ｄ２２，ｄ２２ｂ 可変遅延手段
４４ 整形部
５４ 比較部
１００，１００ｂ，１００ｃ 周期変換手段
１０２ 周期差分レジスタ
１０２ｂ 周期差分出力手段
１０３ 周期Ｍレジスタ
１０４，１２４ 加算器
１０５ 減算器
１０８ フリップ・フロップ
１１０ 基準周期レジスタ
１１２ 比較・減算器
１１８ クロックゲート
１２０ 周期発生部
１２２ 可変遅延部
ＤＣ 論理比較器
ＤＵＴ 被試験デバイス
ＦＣ 波形整形器
ＰＥ ピンエレクトロニクス
ＰＧ パターン発生器
ＴＧ タイミング発生器
ＴＳＭ タイミングセットメモリ
Claims (7)
- 【請求項１】 半導体試験装置の試験周期（テストレー
ト）である周期Ｎとは異なる異周期Ｍのタイミングエッ
ジパルスの発生を行うことが求められる半導体試験装置
において、 半導体試験装置が備える所定複数個の該タイミングセッ
トを適用すること無く、テストレートの周期Ｎとは異な
る異周期Ｍのタイミングエッジパルスが発生できる周期
変換手段を備える、ことを特徴とする半導体試験装置。 - 【請求項２】 半導体試験装置の試験周期を基準タイミ
ングとし、前記基準タイミングを起点として所定の遅延
量を付与できるタイミングセットを各テスタチャンネル
毎に所定複数個を備え、前記タイミングセットに基づい
て所定に遅延付与されたタイミングエッジパルスを発生
する構成を備える半導体試験装置において、 半導体試験装置のテストレートの周期Ｎとは異なる異周
期Ｍのタイミングエッジパルスの発生を行うテスタチャ
ンネルに対して、多数個の該タイミングセットを適用す
ること無く異周期Ｍのタイミングエッジパルスが発生で
きる周期変換手段を備える、ことを特徴とする半導体試
験装置。 - 【請求項３】 半導体試験装置の試験周期を基準タイミ
ングとし、前記基準タイミングを起点として所定の遅延
量を付与できるタイミングセットを各テスタチャンネル
毎に所定複数個を備え、前記タイミングセットに基づい
て所定に遅延付与されたタイミングエッジパルスを発生
する構成を備える半導体試験装置において、 半導体試験装置のテストレートの周期Ｎとは異なる異周
期Ｍのタイミングエッジパルスの発生を行うテスタチャ
ンネルに対して、パターン発生器ＰＧから発生するタイ
ミングセット番号を指定するタイミングセット信号に依
存すること無く異周期Ｍのタイミングエッジパルスが発
生でき、且つ異周期Ｍの指定が外部から独立して制御可
能な異周期指定手段を備える周期変換手段を備える、こ
とを特徴とする半導体試験装置。 - 【請求項４】 試験周期発生部を備え、前記試験周期発
生部はパターン発生器ＰＧから発生するタイミングセッ
ト番号（ＴＳ番号）を指定するタイミングセット信号に
基づいて、半導体試験装置の試験周期（テストレート）
となる所定周期Ｎのレートクロックを発生するとき、該
周期変換手段は、前記周期Ｎのレートクロックを受けて
所定の異周期Ｍに変換生成した周期変換クロックを出力
し、これを当該テスタチャンネルの後段のタイミング発
生器ＴＧへ供給する、ことを特徴とする請求項１乃至３
記載の半導体試験装置。 - 【請求項５】 該周期変換クロックはテストレートの周
期Ｎと異周期Ｍとの周期差（Ｍ−Ｎ）の遅延量を受け
て、テストレートの各クロック毎に所定に遅延付与して
異周期Ｍのクロックを生成する、ことを特徴とする請求
項４記載の半導体試験装置。 - 【請求項６】 該周期変換手段は、テストレートの周期
Ｎと異周期Ｍとの周期差（Ｍ−Ｎ）を累積加算した異周
期未満データを生成する周期差累積手段と、 周期Ｎの該レートクロックを受けて該異周期未満データ
に対応する遅延量を付与して異周期Ｍに変換した周期変
換クロックを出力する異周期クロック変換手段と、 を備えることを特徴とする請求項１乃至３記載の半導体
試験装置。 - 【請求項７】 当該テスタチャンネルのタイミング発生
器ＴＧ内にタイミングセットメモリＴＳＭと可変遅延手
段とを備えるとき、該周期変換手段は、 テストレートの周期Ｎと異周期Ｍとの周期差（Ｍ−Ｎ）
を累積加算して異周期未満データを生成する周期差累積
手段と、 該タイミングセットメモリＴＳＭから出力されるタイミ
ングセット信号に基づいて所定のＴＳ番号が選択されて
読み出されたＴＳ遅延データと、該異周期未満データと
を受けて両者を加算した結果の加算遅延データを出力す
るＴＳ加算手段と、 周期Ｎのレートクロックを受けて累積加算される該異周
期未満データが異周期Ｍと一致するときには当該サイク
ルのクロックを間引き除去した間引きクロックを出力す
る間引き手段と、 該可変遅延手段は該加算遅延データに基づいて該間引き
クロックを所定に遅延したエッジパルスを生成してＴＧ
から出力し、当該ＴＧの後段に備える波形整形器ＦＣへ
供給する、ことを特徴とする請求項１乃至３記載の半導
体試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001354220A JP2003156543A (ja) | 2001-11-20 | 2001-11-20 | 半導体試験装置 |
| PCT/JP2002/012122 WO2003044549A1 (fr) | 2001-11-20 | 2002-11-20 | Testeur de semi-conducteur |
| DE10297488T DE10297488T5 (de) | 2001-11-20 | 2002-11-20 | Halbleiterprüfer |
| US10/850,050 US7015685B2 (en) | 2001-11-20 | 2004-05-20 | Semiconductor tester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001354220A JP2003156543A (ja) | 2001-11-20 | 2001-11-20 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003156543A true JP2003156543A (ja) | 2003-05-30 |
Family
ID=19166111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001354220A Withdrawn JP2003156543A (ja) | 2001-11-20 | 2001-11-20 | 半導体試験装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7015685B2 (ja) |
| JP (1) | JP2003156543A (ja) |
| DE (1) | DE10297488T5 (ja) |
| WO (1) | WO2003044549A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005055314A (ja) * | 2003-08-05 | 2005-03-03 | Advantest Corp | Ｉｃ試験装置 |
| JP2006010695A (ja) * | 2004-06-24 | 2006-01-12 | Agilent Technol Inc | ピンごとのクロック合成方法およびシステム |
| JP2006071288A (ja) * | 2004-08-31 | 2006-03-16 | Yokogawa Electric Corp | Ｉｃテスタ |
| US7711512B2 (en) | 2007-05-31 | 2010-05-04 | Samsung Electronics Co., Ltd. | System and method for testing semiconductor device |
| JP2016538538A (ja) * | 2013-11-19 | 2016-12-08 | テラダイン、 インコーポレイテッド | エッジステアリングを備えた自動試験システム |
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| JP4352053B2 (ja) * | 2006-01-19 | 2009-10-28 | パナソニック株式会社 | 半導体装置 |
| US7502974B2 (en) | 2006-02-22 | 2009-03-10 | Verigy (Singapore) Pte. Ltd. | Method and apparatus for determining which timing sets to pre-load into the pin electronics of a circuit test system, and for pre-loading or storing said timing sets |
| KR100736673B1 (ko) * | 2006-08-01 | 2007-07-06 | 주식회사 유니테스트 | 반도체 소자 테스트 장치 |
| US11009550B2 (en) | 2013-02-21 | 2021-05-18 | Advantest Corporation | Test architecture with an FPGA based test board to simulate a DUT or end-point |
| US10162007B2 (en) | 2013-02-21 | 2018-12-25 | Advantest Corporation | Test architecture having multiple FPGA based hardware accelerator blocks for testing multiple DUTs independently |
| US10161993B2 (en) * | 2013-02-21 | 2018-12-25 | Advantest Corporation | Tester with acceleration on memory and acceleration for automatic pattern generation within a FPGA block |
| US9952276B2 (en) | 2013-02-21 | 2018-04-24 | Advantest Corporation | Tester with mixed protocol engine in a FPGA block |
| US9810729B2 (en) | 2013-02-28 | 2017-11-07 | Advantest Corporation | Tester with acceleration for packet building within a FPGA block |
| US10976361B2 (en) | 2018-12-20 | 2021-04-13 | Advantest Corporation | Automated test equipment (ATE) support framework for solid state device (SSD) odd sector sizes and protection modes |
| US11137910B2 (en) | 2019-03-04 | 2021-10-05 | Advantest Corporation | Fast address to sector number/offset translation to support odd sector size testing |
| US11237202B2 (en) | 2019-03-12 | 2022-02-01 | Advantest Corporation | Non-standard sector size system support for SSD testing |
| US10884847B1 (en) | 2019-08-20 | 2021-01-05 | Advantest Corporation | Fast parallel CRC determination to support SSD testing |
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|---|---|---|---|---|
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| JPH06347519A (ja) * | 1993-06-07 | 1994-12-22 | Asia Electron Inc | タイミング発生方法及びタイミング発生装置 |
| JP2907033B2 (ja) * | 1994-11-24 | 1999-06-21 | 横河電機株式会社 | タイミング信号発生装置 |
| JPH1138100A (ja) * | 1997-07-18 | 1999-02-12 | Advantest Corp | 半導体試験装置 |
| KR100305678B1 (ko) * | 1998-12-08 | 2001-11-30 | 윤종용 | 반도체장치의테스터 |
| JP2001272443A (ja) * | 2000-03-27 | 2001-10-05 | Mitsubishi Electric Corp | 半導体試験装置及びその装置を用いた半導体試験方法 |
-
2001
- 2001-11-20 JP JP2001354220A patent/JP2003156543A/ja not_active Withdrawn
-
2002
- 2002-11-20 WO PCT/JP2002/012122 patent/WO2003044549A1/ja active Application Filing
- 2002-11-20 DE DE10297488T patent/DE10297488T5/de not_active Ceased
-
2004
- 2004-05-20 US US10/850,050 patent/US7015685B2/en not_active Expired - Fee Related
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Also Published As
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|---|---|
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| DE10297488T5 (de) | 2004-11-11 |
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