JPH06347519A

JPH06347519A - タイミング発生方法及びタイミング発生装置

Info

Publication number: JPH06347519A
Application number: JP5135677A
Authority: JP
Inventors: Shuhei Kawasaki; 修平川崎
Original assignee: Asia Electronics Co
Current assignee: Asia Electronics Co
Priority date: 1993-06-07
Filing date: 1993-06-07
Publication date: 1994-12-22

Abstract

(57)【要約】【目的】主テストパターンと同様に、副テストパター
ンの周期を独立にプログラムできるようにして自由度を
高め、かつプログラムの可読性を良くする。【構成】主制御回路１１の主タイミング制御信号によ
って主タイミング発生器１３から主テスト周期を決定す
る主タイミング信号を発生する。この主タイミング側と
同様にして副タイミング側も、副制御回路１２を新規に
設けて、その副タイミング信号によって副タイミング発
生器１４から副テスト周期を決定する副タイミング信号
を発生する。副タイミング発生器１４は、主制御回路１
１により起動制御されるが、起動制御以外は、副制御回
路１２によって独自に制御され、その制御は副タイミン
グ信号に同期して行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリテスタのタイミ
ング発生方法及びタイミング発生装置に係り、特に、主
テストパターンの周期を決定する主タイミング信号の発
生周期と、その主タイミング信号に同期して起動され副
テストパターンの周期を決定するタイミング信号の発生
周期とを制御するものに関する。

【０００２】

【従来の技術】一般に、メモリテスタのハードウェア
は、図６に示すように、マスタクロック発生器１、パタ
ーン発生器２、フォーマットコントロール３、ドライバ
４、コンパレータ５、デジタルコンパレータ６、フェイ
ル解析メモリ７、そしてこれらを統括制御するＣＰＵ８
で主に構成される。

【０００３】ところで、パターン発生器（APLG:ALgorit
hmic Pattern Generator）２は、マスタクロック発生器
１で作られたマスタクロックに基づいて、プログラムが
実行するテストパターンを発生するもので、被測定メモ
リ（ＭＵＴ）９の機能試験を実行するのに都合のよいよ
うに構成されている。

【０００４】例えば、デュアルポート用やビデオＲＡＭ
用としては、同図に示すように、このパターン発生器２
が主と副の２台（２ａ、２ｂ）用意され、両ポートを同
時にかつ非同期でテストしてメモリの機能試験を行う。
そのために、パターン発生器２から主テストパターン
と、これに非同期の副テストパターンとを発生するよう
になっている。

【０００５】図７はこのような従来のパターン発生器の
一部を示すもので、主テストパターンの周期を決定する
主タイミング信号と、副テストパターンの周期を決定す
る副タイミング信号とを発生するためのタイミング発生
回路を示す。主制御回路１１は主タイミング発生器１３
にプログラムに基づく制御信号を出力し、主タイミング
発生器１３に対してタイミングオンザフライによる制御
を行って、主タイミング発生器１３から任意の周期をも
つ主タイミング信号を発生する。また、副タイミング発
生器１４を従属制御して、副タイミング発生器１４から
主タイミング信号の任意のサイクルで起動して周期一定
の副タイミング信号を発生する。

【０００６】以下、主テストパターン周期を決定する主
タイミング信号を「ＭＲＡＴＥ」といい、そのＭＲＡＴ
Ｅに同期して起動される信号であって副テストパターン
の周期を決定するタイミング信号を「ＳＲＡＴＥ」とい
う。

【０００７】図８に上記主制御回路１１のプログラム例
を示す。（Ａ）は複数用意されたタイミングセットＴＳ
１、ＴＳ２、ＴＳ３…に各種データを設定するメインプ
ログラムであり、各タイミングセットに対してＭＲＡＴ
Ｅの周期Ｒを任意に設定できるようになっている。ま
た、各タイミングセットに対してＳＲＡＴＥのパラメー
タ、すなわちディレイＳＤＥＬＡＹ、周期Ｒおよびクロ
ック数Ｎも設定できるようになっている。

【０００８】（Ｂ）はマイクロプログラムであり（Ａ）
のメインプログラムで宣言したニーモニックコード（Ｔ
Ｓ１、ＴＳ２、ＴＳ３…）値をコールしてマイクロパタ
ーンを作成するものである。その作成方法は、例えば図
に示すように、各”ＮＯＰ”コマンドに、メインプログ
ラムで定義したタイミングセットＴＳ値を記述していく
ことによりＭＲＡＴＥの周期を選択し、また”Ｌ”コマ
ンドを記述したＭＲＡＴＥサイクルでＳＲＡＴＥを起動
し、”ＳＴＯＰ”コマンドでＭＲＡＴＥサイクルを終了
させるようになっている。このようなプログラムを制御
回路１１内に組み込むことにより、図９のタイミング信
号が作成されるようになっている。

【０００９】図９は、上記タイミング発生回路から発生
するＭＲＡＴＥ（Ａ）とＳＲＡＴＥ（Ｂ）のタイミング
チャートを示す。ＭＲＡＴＥのタイミング選択は、主制
御回路１１のプログラム制御に基づいてリアルタイミン
グ（オンザフライ）で行うことができる。ＳＲＡＴＥは
Ｌ信号（Ｃ）で起動され、その起動はＭＲＡＴＥの任意
のサイクルで行うことができるが、タイミング選択はオ
ンザフライで行うことはできない。何故なら、ＤＥＬＡ
Ｙやクロック数と同様にＳＲＡＴＥの周期Ｒは、上記サ
イクルでのタイミングセットに定義された値に固定され
てしまうからである。

【００１０】

【発明が解決しようとする課題】上述した従来技術には
次のような問題があった。

【００１１】（１）本来、テストパターンに設定できる
タイミングの自由度はＭＲＡＴＥにせよ、ＳＲＡＴＥに
せよ大きいほど良い。この点で、ＭＲＡＴＥの周期は独
自プログラムによりオンザフライで任意に可変すること
ができるが、ＳＲＡＴＥの周期は、ＭＲＡＴＥ側のプロ
グラムにより制御されているため、オンザフライで可変
させることができない。

【００１２】具体的には、タイミングセットＴＳ１のサ
イクルで起動されるＳＲＡＴＥは、周期４０ＮＳ一定の
パルスが４発出るよう決められているため、４発の途中
でパルス周期を変えることはできない。ＳＲＡＴＥは全
てＭＲＡＴＥに従属し、独自に設定することができない
のである。

【００１３】（２）クロックの数とプログラムのステッ
プ数との間に直接的な関係がないため可読性が悪く、プ
ログラムの設計が容易でない。ＳＲＡＴＥ情報は、メイ
ンプログラムで設定されるＭＲＡＴＥ側の情報の中に組
み込まれているため、マイクロプログラムを見ただけで
はＳＲＡＴＥパルスが何発出るのか分からず、メインプ
ログラムを併用しなければ解読できない。

【００１４】具体的には、図８（Ｂ）において、ＳＲＡ
ＴＥは、コマンド”Ｌ”が記述されたメインプログラム
側のタイミングセットＴＳ１の値が選択されているた
め、（Ａ）を見ることによってクロック数が４であるこ
とが初めてわかるが、マイクロプログラムを見ただけで
はパルスが何発出るのか分からない。

【００１５】（３）また、コマンド”Ｌ”の記述箇所を
ミスプログラムしたときＳＲＡＴＥが大幅に変ってしま
うが、間違いに気付きにくい。具体的には、誤って”
Ｌ”信号の記述箇所を１ステップ下のタイミングセット
ＴＳ３の所に記述してしまうと、本来、周期４０ＮＳの
ＳＲＡＴＥパルスが４発出るべきところ、３０ＮＳのパ
ルスが６発出てしまうということになり、このミスはマ
イクロプログラムを見ただけでは発見できない。このよ
うなミスを予め防止するためには、常時、タイミングチ
ャートを厳密に追っていく必要が生じるため、煩雑なプ
ログラム作業を強いられる。

【００１６】（４）さらに、プログラムではＪＵＭＰコ
マンドを使ってＬＯＯＰを組むことも可能であるが、マ
イクロプログラムのステップ数と発生するＳＲＡＴＥの
サイクル数が合わなくなるため、プログラムが分かり難
くなりチェックがしにくい。

【００１７】本発明の目的は、上述した従来技術の欠点
を解消して、プログラミングの自由度を上げるととも
に、可読性の高いプログラムを作成することが可能なタ
イミング発生方法及びタイミング発生装置を提供するこ
とにある。

【００１８】

【課題を解決するための手段】本発明のタイミング発生
方法は、発生周期をプログラムにより任意に設定でき、
その発生周期により主テストの周期を決定するＭＲＡＴ
Ｅと、そのＭＲＡＴＥに同期して起動され、副テストの
周期を決定するＳＲＡＴＥとを制御するに際して、ＳＲ
ＡＴＥの発生周期をＭＲＡＴＥの発生周期とは別個かつ
任意にプログラムにより設定するとともに、ＳＲＡＴＥ
のクロック数をプログラムのステップ数で記述して、Ｓ
ＲＡＴＥの発生周期とクロック数を、ＭＲＡＴＥに従属
させないで独立して発生するようにしたものである。

【００１９】また、本発明のタイミング発生装置は、主
テストパターンの周期を決定するＭＲＡＴＥと、そのＭ
ＲＡＴＥに同期して起動され副テストパターンの周期を
決定するＳＲＡＴＥとを発生するタイミング発生装置に
おいて、主タイミング制御信号に応じて主テストパター
ンの周期を決定するＭＲＡＴＥを発生する主タイミング
発生器と、副タイミング制御信号に応じて副テストパタ
ーンの周期を決定するＳＲＡＴＥを発生する副タイミン
グ発生器と、主タイミング発生器の起動制御及びタイミ
ングオンザフライの制御を行う主タイミング制御信号
と、副タイミング発生器の起動制御を行う起動制御信号
とをＭＲＡＴＥに同期して出力する主制御回路と、副タ
イミング発生器の起動制御以外のタイミングオンザフラ
イの制御をＳＲＡＴＥに同期して行う副タイミング制御
信号を出力する副制御回路とを備えたものである。

【００２０】

【作用】主制御回路と副制御回路とはそれぞれ独自のプ
ログラムに従い、それぞれ独立したプログラムの実行ア
ドレスの下で動作する。

【００２１】制御回路のタイミング信号は、主制御回路
用と副制御回路用とに分離されており、主制御回路はＭ
ＲＡＴＥに、副制御回路はＳＲＡＴＥに同期して動作す
る。

【００２２】ＳＲＡＴＥは主制御回路の中でプログラム
された起動コマンドをトリガとして発生する。ＳＲＡＴ
Ｅは、その周期を、副制御回路においてパターンプログ
ラムの実行アドレス制御命令によりＭＲＡＴＥとは独立
して制御できる。また、一回の起動によるＳＲＡＴＥの
クロック発生回数は、同じくパターンプログラムの実行
アドレス制御命令により独自に制御される。

【００２３】テストパターンの周期はプログラムによっ
て設定できる。副テストパターンの周期を決定するプロ
グラムは、主制御回路側の主テストパターンの周期を設
定するプログラムとは独立で、副制御回路内に記述され
た副プログラムのデータ値が選択される。

【００２４】したがって、主テストパターンの周期の値
とともに、副テストパターンの周期の値もオンザフライ
で可変することができ、副テストパターン周期は、主サ
イクルに従属せず、副サイクルでプログラムされた周期
Ｒとクロック数Ｎとで独立に決められる。

【００２５】また、副サイクルのクロック数とプログラ
ムのステップ数との間に直接的な関係があるため可読性
が良く、プログラムの設計も容易となる。すなわち、副
テストパターン周期は主テストパターン周期側の情報と
は関係なく、副テストパターン周期側の情報とし取り扱
うため、プログラムを見ただけで直ちに副テストパター
ン周期を決定するパルスが何発出るのか分かる。また、
起動コマンドの発生箇所をミスプログラムしたときでも
副テストパターン周期が大幅に変ってしまうこともな
く、間違いに気付きやすい。

【００２６】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は本発明のタイミング発生方法を実施するため
のタイミング発生装置の概略構成例、図２はタイミング
発生装置により形成されるテストパターン波形、図３は
タイミング発生装置の具体的構成例、図４はタイミング
発生装置により発生するタイミング信号波形、図４はタ
イミング発生装置のプログラム例をそれぞれ示す。

【００２７】図１のタイミング発生装置は、ＭＲＡＴＥ
の周期を決定するＭＲＡＴＥと、ＳＲＡＴＥを決定する
ＳＲＡＴＥとを発生する主、副２つの回路系から構成さ
れた装置で、主制御回路１１、副制御回路１２、主タイ
ミング発生器１３、副タイミング発生器１４とから構成
される。

【００２８】主制御回路１１は、主タイミング発生器１
３の起動制御及びタイミングオンザフライの制御を行う
主タイミング制御信号と、副タイミング発生器１４の起
動制御を行う起動制御信号とを出力する。出力制御は、
主タイミング発生器１３の出力を主制御回路１１にフィ
ードバックさせることにより、ＭＲＡＴＥに同期して行
わせる。

【００２９】両制御回路１１、１２は、システムによる
コントロール下でパターンプログラムに従ってそれらの
動作シーケンスが制御されるようになっている。すなわ
ち、プログラム実行アドレス（ＰＣ）を発生したり、PA
USE 、WAIT、OUT 等のシーケンスが制御される。

【００３０】副制御回路１２は、副タイミング発生器１
４の起動制御以外のタイミングオンザフライの制御を行
う副タイミング制御信号を出力する。出力制御は、副タ
イミング発生器１４の出力を副制御回路１２にフィード
バックさせることにより、ＳＲＡＴＥに同期して行わせ
る。

【００３１】主タイミング発生器１３は、主制御回路１
１からの主タイミング制御信号に応じて起動するととも
に、主テストパターン周期を決定するＭＲＡＴＥを発生
する。

【００３２】副タイミング発生器１４は、主制御回路１
１からの起動制御信号に応じて起動するとともに、副制
御回路１２からの副タイミング制御信号に応じて副テス
トパターン周期を決定するＳＲＡＴＥを発生する。

【００３３】図２は、上記タイミング発生装置による非
同期テストモード時のタイミングチャートを示す。非同
期テストモードとは、主テストパターンと副テストパタ
ーンの２つのテストパターンが作成されるモードであっ
て、副テストパターンの起動は主テストパターンに同期
しているが、起動後の副テストパターンの周期は主テス
トパターンと非同期になるモードである。このモード
は、既述したように書込みと読出しが非同期で行われる
ＶＲＡＭなどの試験に使用される。

【００３４】主制御回路１１と副制御回路１２とはそれ
ぞれ独自のプログラムに従い、それぞれ独立したプログ
ラムの実行アドレス（ＰＣ）の下で動作して、主タイミ
ング発生器１３及び副タイミング発生器１４からＭＲＡ
ＴＥ（Ａ）及びＳＲＡＴＥ（Ｄ）を発生させ、これのタ
イミング信号によって周期を決定された主テストパター
ン（Ｂ）、副テストパターン（Ｅ）が発生する。

【００３５】ＳＲＡＴＥ（Ａ）は主制御回路１１の中で
プログラムされたコマンド”Ｌ”信号（Ｃ）をトリガと
して発生する。ＳＲＡＴＥ（Ｄ）は周期Ｒ１、Ｒ２…等
を副制御回路１２中のプログラムにより指定できる。

【００３６】ここで、図３を用いてタイミング発生装置
を具体的に説明しよう。ＭＲＡＴＥを発生する主回路Ｍ
と、ＳＲＡＴＥを発生する副回路Ｓとは基本的構成は同
じである。プログラマブルカウンタ３２、３４が図１の
主タイミング発生器１３、１４に、ＭＲＡＴＥ制御回路
３１及びＭＲＡＴＥファイルメモリ３５、とＳＲＡＴＥ
制御回路３３、ＳＤＥＬＡＹファイルメモリ３６及びＳ
ＲＡＴＥファイルメモリ３７が、図１の主制御回路１
１、１２に該当する。

【００３７】主回路Ｍは、ＭＲＡＴＥスタート信号によ
り起動されるＭＲＡＴＥ制御回路３１と、このＭＲＡＴ
Ｅ制御回路３１により制御されるプログラマブルカウン
タ３２と、このプログラマブルカウンタ３２にロードす
るＭＲＡＴＥデータを格納するＭＲＡＴＥファイルメモ
リ３５と、ＭＲＡＴＥ制御回路３１、ＭＲＡＴＥファイ
ルメモリ３５及び副回路ＳのＳＤＥＬＡＹファイルメモ
リ３６を統括制御するメインプログラムシーケンスコン
トローラ３８とから構成される。なお、メインプログラ
ムシーケンスコントローラ３８はメインインストラクシ
ョンメモリを含む。

【００３８】副回路Ｓは、主回路Ｍのメインプログラム
シーケンスコントローラ３８から出力されるＳＲＡＴＥ
スタート信号Ｌにより起動されるＳＲＡＴＥ制御回路３
３と、このＳＲＡＴＥ制御回路３３により制御されるプ
ログラマブルカウンタ３４と、ＳＲＡＴＥ制御回路３３
にロードするＳＤＥＬＡＹデータを格納するＳＤＥＬＡ
Ｙファイルメモリ３６と、プログラマブルカウンタ３４
にロードするＳＲＡＴＥデータを格納するＳＲＡＴＥフ
ァイルメモリ３７と、ＳＲＡＴＥ制御回路３３及びＳＲ
ＡＴＥファイルメモリ３７を統括制御するサブプログラ
ムシーケンスコントローラ３９とから構成される。な
お、サブプログラムシーケンスコントローラ３８はサブ
インストラクションメモリを含む。

【００３９】上述したＭＲＡＴＥファイルメモリ３５に
は、ＭＲＡＴＥの周期を決定するタイミングセットデー
タＴＳ１、ＴＳ２、ＴＳ３…としてそれぞれ周期１００
ＮＳ、２００ＮＳ、３００ＮＳ…が格納され、メインプ
ログラムシーケンスコントローラ３８からの実行アドレ
ス制御命令により、実行アドレスにあるＴＳデータが、
キャリー信号から作られるデータロード信号によりプロ
グラマブルカウンタ３２にロードされる。

【００４０】したがって、プログラマブルカウンタ３２
がキャリーを出力する度に次実行アドレスのＴＳデータ
が選択されていき、選択された周期をもつＭＲＡＴＥが
主回路Ｍより出力される。

【００４１】また、ＳＤＥＬＡＹファイルメモリ３６に
は、ＳＲＡＴＥのＤＥＬＡＹを決定する遅延時間３０Ｎ
Ｓ、１０ＮＳ、０ＮＳ…がそれぞれＴＳデータＴＳ１、
ＴＳ２、ＴＳ３…として格納され、メインプログラムシ
ーケンスコントローラ３８からの実行アドレス制御命令
により、実行アドレスにあるＴＳデータが、ＳＲＡＴＥ
制御回路３３にロードされ、ＳＲＡＴＥスタート信号Ｌ
が出てからロードされた遅延時間経過後にＳＲＡＴＥの
１発目のパルスが出る。

【００４２】また、ＳＲＡＴＥファイルメモリ３７に
は、ＳＲＡＴＥの周期を決定するタイミングセットＳＴ
Ｓ１、ＳＴＳ２、ＳＴＳ３…としてそれぞれ５０ＮＳ、
４０ＮＳ、３０ＮＳ…が格納され、サブプログラムシー
ケンスコントローラ３９からの実行アドレス制御命令に
より、実行アドレスにあるＳＴＳデータが、キャリー信
号から作られるデータロード信号によりプログラマブル
カウンタ３４にロードされる。

【００４３】したがって、遅延後、プログラマブルカウ
ンタ３４がキャリーを出力する度に次のＳＴＳデータが
選択されていき、選択された周期をもつＳＲＡＴＥが副
回路Ｓより出力される。

【００４４】図４は、上記回路のファイルメモリへのプ
ログラム例であり、（Ａ）はニーモニックの宣言を行う
メインプログラム、（Ｂ）は（Ａ）のメインプログラム
で宣言したニーモニックコード値をコールして作成され
るマイクロプログラムをそれぞれ示す。

【００４５】（Ａ）において、３個の主側の各タイミン
グセットＴＳ１、ＴＳ２、ＴＳ３として周期ＭＲＡＴＥ
と、ＳＲＡＴＥ側の遅延ＳＤＥＬＡＹの値がそれぞれ定
義され、またこれとは独立して３個のＳＲＡＴＥ側のタ
イミングセットＳＴＳ１、ＳＴＳ２、ＳＴＳ３が新規に
設けられ、これらのタイミングセットとしてＳＲＡＴＥ
の周期がそれぞれ定義される。

【００４６】（Ｂ）において、MAIN START側（ＭＲＡＴ
Ｅ側）のプログラム欄には、コマンド”ＮＯＰ”の続く
各ステップに、タイミングセットＴＳ２、ＴＳ１、ＴＳ
３…が順に記述され、その２番目に記述したタイミング
セットＴＳ１のステップ中にＳＲＡＴＥが発生するよう
に”Ｌ”が記述され、最後にＭＲＡＴＥの発生を終了す
るコマンド”ＳＴＯＰ”が記述されている。

【００４７】また、SUB START 側（ＳＲＡＴＥ側）のプ
ログラム欄には、コマンド”ＮＯＰ”の続く３つのステ
ップに、タイミングセットＳＴＳ２、ＳＴＳ２、ＳＴＳ
１が順に記述され、４番目のコマンド”ＴＰＳ”のステ
ップにＳＴＳ２が記述され、…最後にコマンド”ＳＴＯ
Ｐ”が記述されている。ここで、ＳＲＡＴＥ側もＭＲＡ
ＴＥ側のプログラム欄と同じ構成としてあるので、ＳＴ
Ｓの記述された最初の”ＮＯＰ”から”ＴＰＳ”までの
ステップ数がＳＲＡＴＥのクロック数となる。

【００４８】次に図５を用いて、上述したプログラムに
基づいて具体的タイミング発生装置から出力されるＭＲ
ＡＴＥ（Ａ）とＳＲＡＴＥ（Ｂ）について説明しよう。
ＭＲＡＴＥ（Ａ）の周期は、２００ＮＳ、１００ＮＳ、
３００ＮＳの順で変化しており、ＳＲＡＴＥは上記１０
０ＮＳに切替わったときにＬ信号により起動し、３０Ｎ
Ｓ遅延した後、４０ＮＳ、４０ＮＳ、５０ＮＳ、４０Ｎ
Ｓとその周期が変化し、ＴＰＳコマンドまでが実行され
た後、ホールド状態となる。

【００４９】このようにＳＲＡＴＥのタイミングセット
（ＳＴＳ）は、主回路Ｍ側のタイミングセット（ＴＳ）
とは独立で、副回路ＳのＳＲＡＴＥファイルメモリ３７
に格納されたＳＴＳの値が選択されるため、ＳＲＡＴＥ
の周期は一定ではなく、オンザフライで任意に制御でき
る。

【００５０】なお、ＭＲＡＴＥに対するＳＲＡＴＥの起
動位相、すなわち副回路Ｓの動作開始時の遅延時間（Ｓ
ＤＥＬＡＹ）は、”Ｌ”信号が記述された主回路Ｍ側の
タイミングセット（ＴＳ）に設定された値が選択され
る。

【００５１】このように、ＳＲＡＴＥの各サイクルの周
期はＳＲＡＴＥファイルメモリ３７の格納データによっ
て独自に制御されているため、ＳＴＳをオンザフライで
可変させることができる。また、副クロックの数Ｎをプ
ログラムのステップ数で制御することができる。

【００５２】以上述べたように本実施例によれば、副回
路Ｓ側にもファイルメモリを設けて、主回路Ｍと基本回
路構成を同じにすることにより、ＳＲＡＴＥをＭＲＡＴ
Ｅから独立させ、メインプログラムでパルス幅を独自か
つ任意に設定できるようにしたので、途中でパルス周期
を変えることができ、しかもメインプログラムとは関係
なくマイクロプログラムで記述した数だけ副パルスが出
るようにしたので、任意の数のパルス数を出すことがで
きる。

【００５３】また、ＳＲＡＴＥは、マイクロプログラム
に記述した”ＴＰＳ”というニーモニックまでのプログ
ラムステップ数に対応した数のクロックが出るようにマ
イクロパターンで制御しているので、マイクロプログラ
ムを見ただけでクロックが何発出ているかを、メインプ
ログラムを見ることなく、直接把握することができる。

【００５４】また、”Ｌ”信号の記述場所を誤っても、
パルス数が容易に把握できるので、このミスはプログラ
ムを見ただけ容易に発見できる。このため、プログラム
作成時にタイミングチャートを厳密に追っていく必要が
なく、プログラムの作成が極めて単純になる。

【００５５】さらに、ＪＵＭＰコマンドを使ってＬＯＯ
Ｐを組んだ場合でも、プログラム数と発生するサイクル
数が合うようになるため、ＬＯＯＰの回数分だけサイク
ルの数が自動的に読めるため、可読性が良好になる。

【００５６】なお、上述した実施例では、ＳＲＡＴＥの
起動をＭＲＡＴＥの途中から行うようにしたが、本発明
によれば起動開始点は限定されるものではない。例え
ば、ＭＲＡＴＥの起動時点から行うようにすることも可
能である。その場合は、ＳＲＡＴＥでありながら、ＭＲ
ＡＴＥの機能を発揮することから、ＭＲＡＴＥが実質的
に２個あることになる。

【００５７】また、本発明を適用するＭＵＴは、デュア
ルポートメモリやＶＲＡＭに限定されるものではなく、
ロジックＩＣであってもよく、要するに非同期のテスト
を同時に要求されるテストを必要とするものであればい
ずれにも適用できる。

【００５８】

【発明の効果】

（１）請求項１に記載のタイミング発生方法によれば、
副テストパターン側の周期を主テストパターン側とは独
立させてプログラムできるようにしたので、副タイミン
グを主タイミングに従属させていた従来のものと異な
り、プログラムの自由度が上がり、可読性が良くなる。

【００５９】（２）請求項２に記載のタイミング発生装
置によれば、副タイミング発生器を独自に制御する副制
御回路を設けるようにしたので、主テストパターンと同
様に副テストパターンの周期をオンザフライで可変する
ことができる。

【図面の簡単な説明】

【図１】本発明のタイミング発生方法を実施するための
タイミング発生装置の一実施例を示すブロック図。

【図２】本実施例によるタイミング発生装置により形成
されるテストパターン波形図。

【図３】本実施例によるタイミング発生装置の具体例を
示す回路ブロック図。

【図４】本実施例によるタイミング発生装置のプログラ
ム例の説明図。

【図５】本実施例によるタイミング発生装置により発生
するタイミング信号波形図。

【図６】一般的なメモリテスタのハード構成図。

【図７】従来のタイミング発生装置の構成図。

【図８】従来例によるタイミング発生装置のプログラム
例の説明図。

【図９】従来例によるタイミング信号波形図。

【符号の説明】

１１主制御回路１２副制御回路１３主タイミング発生器１４副タイミング発生器

Claims

【特許請求の範囲】

【請求項１】発生周期をプログラムにより任意に設定で
き、その発生周期により主テストの周期を決定する主タ
イミング信号と、その主タイミング信号に同期して起動
され、副テストの周期を決定する副タイミング信号とを
制御するに際して、上記副タイミング信号の発生周期を主タイミング信号の
発生周期とは別個かつ任意にプログラムにより設定する
とともに、上記副タイミング信号のクロック数をプログ
ラムのステップ数で記述して、上記副タイミング信号の
発生周期とクロック数を、主タイミング信号に従属させ
ないで発生するようにしたことを特徴とするタイミング
発生方法。
【請求項２】主テストパターンの周期を決定する主タイ
ミング信号と、その主タイミング信号に同期して起動さ
れ副テストパターンの周期を決定する副タイミング信号
とを発生するタイミング発生装置において、主タイミング制御信号に応じて主テストパターンの周期
を決定する主タイミング信号を発生する主タイミング発
生器と、副タイミング制御信号に応じて副テストパターンの周期
を決定する副タイミング信号を発生する副タイミング発
生器と、上記主タイミング発生器の起動制御及びタイミングオン
ザフライの制御を行う主タイミング制御信号と、上記副
タイミング発生器の起動制御を行う起動制御信号とを主
タイミング信号に同期して出力する主制御回路と、上記副タイミング発生器の起動制御以外のタイミングオ
ンザフライの制御を副タイミング信号に同期して行う副
タイミング制御信号を出力する副制御回路とを備えたこ
とを特徴とするタイミング発生装置。