JPH0742150Y2 - テストパタン発生器 - Google Patents
テストパタン発生器Info
- Publication number
- JPH0742150Y2 JPH0742150Y2 JP14284489U JP14284489U JPH0742150Y2 JP H0742150 Y2 JPH0742150 Y2 JP H0742150Y2 JP 14284489 U JP14284489 U JP 14284489U JP 14284489 U JP14284489 U JP 14284489U JP H0742150 Y2 JPH0742150 Y2 JP H0742150Y2
- Authority
- JP
- Japan
- Prior art keywords
- address
- output
- multiplexer
- control information
- test pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【考案の詳細な説明】 「産業上の利用分野」 この考案はICテスタに用いられ、テストパタンメモリ
を、これに周期的にアドレスを与えてテストパタン（期
待値パタンを含む）を読出すテストパタン発生器に関す
る。
を、これに周期的にアドレスを与えてテストパタン（期
待値パタンを含む）を読出すテストパタン発生器に関す
る。
「従来の技術」 第２図に従来のテストパタン発生器を示す。相対アドレ
ス（プログラム上のアドレス）で記述された初期アドレ
スはマルチプレクサ11の一方の入力へ供給され、マルチ
プレクサ11の出力はシーケンサ12へ供給される。シーケ
ンサ12は入力された値を初期値としてクロックごとに歩
進するカウンタ機能と、入力された値を保持するレジス
タ機能と、これら両機能の出力の一方を制御情報に従っ
て選択して出力するマルチプレクサ機能とを有する。シ
ーケンサ12の出力は加算器13でベースアドレスと加算さ
れて絶対アドレス（物理アドレス、ハードウェア上のア
ドレス）に変換され、この加算器13の出力をアドレスと
してテストパタンメモリ14が読出され、その読出された
テストパタンはレジスタ15に格納されて、テストに用い
られる。また加算器13の出力をアドレスとしてアドレス
制御情報メモリ16が読出され、その読出されたアドレス
制御情報はテストパタンメモリ14に対する次のアドレス
を決める情報であってレジスタ17に格納され、レジスタ
17中のアドレス情報はマルチプレクサ11の他方の入力へ
供給され、制御情報はシーケンサ12へ制御情報として供
給される。
ス（プログラム上のアドレス）で記述された初期アドレ
スはマルチプレクサ11の一方の入力へ供給され、マルチ
プレクサ11の出力はシーケンサ12へ供給される。シーケ
ンサ12は入力された値を初期値としてクロックごとに歩
進するカウンタ機能と、入力された値を保持するレジス
タ機能と、これら両機能の出力の一方を制御情報に従っ
て選択して出力するマルチプレクサ機能とを有する。シ
ーケンサ12の出力は加算器13でベースアドレスと加算さ
れて絶対アドレス（物理アドレス、ハードウェア上のア
ドレス）に変換され、この加算器13の出力をアドレスと
してテストパタンメモリ14が読出され、その読出された
テストパタンはレジスタ15に格納されて、テストに用い
られる。また加算器13の出力をアドレスとしてアドレス
制御情報メモリ16が読出され、その読出されたアドレス
制御情報はテストパタンメモリ14に対する次のアドレス
を決める情報であってレジスタ17に格納され、レジスタ
17中のアドレス情報はマルチプレクサ11の他方の入力へ
供給され、制御情報はシーケンサ12へ制御情報として供
給される。
マルチプレクサ11は最初は初期アドレスを選択し、その
後はレジスタ17からのアドレス情報を選択するように制
御信号により制御される。シーケンサ12は最初はマルチ
プレクサ11からの初期アドレスを出力するように制御さ
れ、この初期アドレスと、アドレス制御情報メモリ16内
の領域を指定するベースアドレスとが加算され、その加
算出力でアドレス制御情報メモリ16が読出される。その
後はレジスタ17内の制御情報に応じてシーケンサ12が制
御され、最初に読出したアドレスから順次アドレスを歩
進させて読出す場合は、シーケンサ12内のカウンタ機能
の出力が加算器13へ供給され、今読出したアドレスから
離れたアドレスを読出す場合はシーケンサ12はレジスタ
機能の出力、即ちマルチプレクサ11の出力、つまりレジ
スタ17内のアドレス情報が加算器13へ供給される。な
お、アドレス制御情報メモリ16に記憶されるアドレス情
報は相対アドレスで記述されている。
後はレジスタ17からのアドレス情報を選択するように制
御信号により制御される。シーケンサ12は最初はマルチ
プレクサ11からの初期アドレスを出力するように制御さ
れ、この初期アドレスと、アドレス制御情報メモリ16内
の領域を指定するベースアドレスとが加算され、その加
算出力でアドレス制御情報メモリ16が読出される。その
後はレジスタ17内の制御情報に応じてシーケンサ12が制
御され、最初に読出したアドレスから順次アドレスを歩
進させて読出す場合は、シーケンサ12内のカウンタ機能
の出力が加算器13へ供給され、今読出したアドレスから
離れたアドレスを読出す場合はシーケンサ12はレジスタ
機能の出力、即ちマルチプレクサ11の出力、つまりレジ
スタ17内のアドレス情報が加算器13へ供給される。な
お、アドレス制御情報メモリ16に記憶されるアドレス情
報は相対アドレスで記述されている。
「考案が解決しようとする課題」 以上述べたように従来のテストパタン発生器のアドレス
発生は、マルチプレクサ11−シーケンサ12−加算器13−
アドレス制御情報メモリ16−レジスタ17−マルチプレク
サ11の直列ループにより行われているため、アドレス制
御情報メモリ16を高速スタテックRAMを使用し、その他
の各部を高速化してもシーケンサ12に市販品を使用して
TTL（トランジスタトランジスタロジック）でアドレス
（テストパタン）発生周波数を10MHz以上とすることが
困難、つまり前記ループの１巡時間を100nS以下とする
ことが困難であった。
発生は、マルチプレクサ11−シーケンサ12−加算器13−
アドレス制御情報メモリ16−レジスタ17−マルチプレク
サ11の直列ループにより行われているため、アドレス制
御情報メモリ16を高速スタテックRAMを使用し、その他
の各部を高速化してもシーケンサ12に市販品を使用して
TTL（トランジスタトランジスタロジック）でアドレス
（テストパタン）発生周波数を10MHz以上とすることが
困難、つまり前記ループの１巡時間を100nS以下とする
ことが困難であった。
「課題を解決するための手段」 この考案においては初期アドレスとベースアドレスとが
加算器で加算され、その加算出力がマルチプレクサへ一
方の入力として供給され、マルチプレクサの出力はシー
ケンサへ供給され、そのシーケンサの出力はテストパタ
ンメモリへアドレスとして供給されると共にアドレス制
御情報メモリにもアドレスとして供給され、アドレス制
御情報メモリの読出し出力はレジスタに格納され、その
レジスタの出力中のアドレス情報はマルチプレクサへ他
方の入力として供給される。
加算器で加算され、その加算出力がマルチプレクサへ一
方の入力として供給され、マルチプレクサの出力はシー
ケンサへ供給され、そのシーケンサの出力はテストパタ
ンメモリへアドレスとして供給されると共にアドレス制
御情報メモリにもアドレスとして供給され、アドレス制
御情報メモリの読出し出力はレジスタに格納され、その
レジスタの出力中のアドレス情報はマルチプレクサへ他
方の入力として供給される。
「実施例」 第１図にこの考案の実施例を示し、第２図と対応する部
分に同一符号を付けてある。この考案では相対アドレス
で記述された初期アドレスは加算器13でベースアドレス
と加算されて絶対アドレスに変換され、この絶対アドレ
スとされた初期アドレスがマルチプレクサ11へ一方の入
力として供給される。マルチプレクサ11の出力はシーケ
ンサ12へ供給され、シーケンサ12の出力がアドレスとし
てテストパタンメモリ14へ供給されると共にアドレス制
御情報メモリ16にもアドレスとして供給される。アドレ
ス制御情報メモリ16の読出し出力はレジスタ17に格納さ
れ、レジスタ17中のアドレス情報はマルチプレクサ11へ
他方の入力として供給され、制御情報はシーケンサ12に
制御情報として供給される。
分に同一符号を付けてある。この考案では相対アドレス
で記述された初期アドレスは加算器13でベースアドレス
と加算されて絶対アドレスに変換され、この絶対アドレ
スとされた初期アドレスがマルチプレクサ11へ一方の入
力として供給される。マルチプレクサ11の出力はシーケ
ンサ12へ供給され、シーケンサ12の出力がアドレスとし
てテストパタンメモリ14へ供給されると共にアドレス制
御情報メモリ16にもアドレスとして供給される。アドレ
ス制御情報メモリ16の読出し出力はレジスタ17に格納さ
れ、レジスタ17中のアドレス情報はマルチプレクサ11へ
他方の入力として供給され、制御情報はシーケンサ12に
制御情報として供給される。
マルチプレクサ11−シーケンサ12−アドレス制御情報メ
モリ16−レジスタ17−マルチプレクサ11の直列ループを
流れるアドレスは絶対アドレスである。従ってアドレス
制御情報メモリ16に対するデータの書込みを行なう場合
は、相対アドレスで記述されたアドレス制御情報中のア
ドレス情報とベースアドレスとを加算器18で加算して絶
対アドレスのアドレス情報とし、これと制御情報とをア
ドレス制御情報メモリ16へ書込む。
モリ16−レジスタ17−マルチプレクサ11の直列ループを
流れるアドレスは絶対アドレスである。従ってアドレス
制御情報メモリ16に対するデータの書込みを行なう場合
は、相対アドレスで記述されたアドレス制御情報中のア
ドレス情報とベースアドレスとを加算器18で加算して絶
対アドレスのアドレス情報とし、これと制御情報とをア
ドレス制御情報メモリ16へ書込む。
アドレスの発生動作は従来と同様である。
「考案の効果」 以上述べたようにこの考案によればアドレス発生ループ
内から、相対アドレスを絶対アドレスへ変換するための
加算器13を外し、このループを絶対アドレスのみで動作
させているため、第２図の従来技術よりも加算器13の
分、アドレス発生ループの一巡時間を、例えば20〜25nS
短かくすることができ、それだけ高速にアドレス及びテ
ストパタンを発生することができ、テストパタン発生レ
ートサイクルを例えば10MHz以上とすることができる。
内から、相対アドレスを絶対アドレスへ変換するための
加算器13を外し、このループを絶対アドレスのみで動作
させているため、第２図の従来技術よりも加算器13の
分、アドレス発生ループの一巡時間を、例えば20〜25nS
短かくすることができ、それだけ高速にアドレス及びテ
ストパタンを発生することができ、テストパタン発生レ
ートサイクルを例えば10MHz以上とすることができる。
第１図はこの考案の実施例を示すブロック図、第２図は
従来のテストパタン発生器を示すブロック図である。
従来のテストパタン発生器を示すブロック図である。
Claims (1)
- 【請求項１】テストパタンが記憶されたテストパタンメ
モリを、これにアドレスを周期的に与えてテストパタン
を読出すテストパタン発生器において、 初期アドレスとベースアドレスとを加算する加算器と、 その加算器の加算出力が一方の入力として供給され、二
つの入力の一方を選択して出力するマルチプレクサと、 そのマルチプレクサの出力が供給され、その出力を初期
値としてクロックごとに歩進するカウンタ機能と、上記
マルチプレクサの出力を保持するレジスタ機能と、その
両機能の出力の一方を制御情報に従って選択して出力す
るマルチプレクサ機能とを有し、そのマルチプレクサ機
能の出力を上記テストパターンメモリにアドレスとして
供給するシーケンサと、 そのシーケンサの出力をアドレスとして読出され、上記
テストパタンメモリに対する次のアドレスを決める情報
が記憶されたアドレス制御情報メモリと、 そのアドレス制御情報メモリの読出し出力が格納され、
その出力中のアドレス情報を上記マルチプレクサの他方
の入力として供給し、制御情報を上記シーケンサに上記
制御情報として供給するレジスタと、 を具備するテストパタン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14284489U JPH0742150Y2 (ja) | 1989-12-11 | 1989-12-11 | テストパタン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14284489U JPH0742150Y2 (ja) | 1989-12-11 | 1989-12-11 | テストパタン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0381575U JPH0381575U (ja) | 1991-08-20 |
| JPH0742150Y2 true JPH0742150Y2 (ja) | 1995-09-27 |
Family
ID=31689653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14284489U Expired - Fee Related JPH0742150Y2 (ja) | 1989-12-11 | 1989-12-11 | テストパタン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0742150Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008126747A1 (ja) * | 2007-04-09 | 2008-10-23 | Advantest Corporation | 試験装置、試験方法、および電子デバイス |
-
1989
- 1989-12-11 JP JP14284489U patent/JPH0742150Y2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008126747A1 (ja) * | 2007-04-09 | 2008-10-23 | Advantest Corporation | 試験装置、試験方法、および電子デバイス |
| JP5175840B2 (ja) * | 2007-04-09 | 2013-04-03 | 株式会社アドバンテスト | 試験装置、試験方法、および電子デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0381575U (ja) | 1991-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |