JPH036578U - - Google Patents

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JPH036578U
JPH036578U JP6755389U JP6755389U JPH036578U JP H036578 U JPH036578 U JP H036578U JP 6755389 U JP6755389 U JP 6755389U JP 6755389 U JP6755389 U JP 6755389U JP H036578 U JPH036578 U JP H036578U
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  • Testing Of Individual Semiconductor Devices (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

【図面の簡単な説明】
第１図はこの考案によるＩＣテスタの構成図、
第２図は従来装置の構成図、第３図は第１図のタ
イミングチヤート、第４図は第２図のタイミング
チヤートである。 １…レイト発生器、２〜６…遅延線、１１…ス
タート・ストツプ制御回路、１２…アドレス制御
回路、１３…アドレスラツチ、１４…コントロー
ルメモリ、１５…ラツチ、１６…シフトレジスタ
、１７…デイレイライン、１８…パターンメモリ
、１９…ラツチ、２０…フオーマツタ、２１…ク
ロツク発生器、２２〜２５…ラツチ。

Claims (1)

  1. 【実用新案登録請求の範囲】 レイト発生器１と、レイト発生器１の出力レイ
    ト３２を入力する第１の遅延線２と、第１の遅延
    線２の出力を入力する第２の遅延線３と、第２の
    遅延線３の出力を入力とする第３の遅延線４と、
    第３の遅延線４の出力を入力とする第４の遅延線
    ５と、レイト発生器１を制御するスタート・スト
    ツプ制御回路１１と、スタート・ストツプ制御路
    １１の出力を入力とするアドレス制御回路１２と
    、スタート・ストツプ制御回路１１の出力とアド
    レス制御回路１２の出力を入力とするアドレスラ
    ツチ１３と、アドレスラツチ１３の出力を入力と
    するコントロールメモリ１４と、コントロールメ
    モリ１４の出力を入力とする第１のラツチ１５と
    、第１のラツチ１５の出力を入力とするシフトレ
    ジスタ１６と、シフトレジスタ１６の出力を入力
    とするパターンメモリ１８と、パターンメモリ１
    ８の出力を入力とする第２のラツチ１９と、レイ
    ト発生器１の出力レイト３３を入力とするクロツ
    ク発生器２１と、レイト発生器１の出力レイト３
    ２を入力とする第３のラツチ２２と、第１の遅延
    線２の出力を入力とする第４のラツチ２３と、第
    ２の遅延線３の出力を入力とする第５のラツチ２
    ４と、第３の遅延線４の出力を入力とする第６の
    ラツチ２５と、クロツク発生器２１の出力クロツ
    ク３４と第２のラツチ１９の出力とを入力とする
    フオーマツタ２０とを備え、 第４の遅延線５の出力をアドレスラツチ１３と
    第１のラツチ１５とシフトレジスタ１６と第２の
    ラツチ１９に供給し、コントロールメモリ１４の
    出力を第６のラツチ２５から第５のラツチ２４、
    第４のラツチ２３、第３のラツチ２２を経由して
    スタートストツプ制御回路１１に供給することを
    特徴とするシフト方式のパターン発生部をもつＩ
    Ｃテスタ。
JP6755389U 1989-06-09 1989-06-09 シフト方式のパターン発生部をもつｉｃテスタ Expired - Lifetime JPH0729506Y2 (ja)

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JP6755389U JPH0729506Y2 (ja) 1989-06-09 1989-06-09 シフト方式のパターン発生部をもつｉｃテスタ

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Publication Number Publication Date
JPH036578U true JPH036578U (ja) 1991-01-22
JPH0729506Y2 JPH0729506Y2 (ja) 1995-07-05

Family

ID=31601223

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JP6755389U Expired - Lifetime JPH0729506Y2 (ja) 1989-06-09 1989-06-09 シフト方式のパターン発生部をもつｉｃテスタ

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JPH0729506Y2 (ja) 1995-07-05

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