JPS58118600U - パルス発生回路 - Google Patents

パルス発生回路

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Publication number
JPS58118600U
JPS58118600U JP1506882U JP1506882U JPS58118600U JP S58118600 U JPS58118600 U JP S58118600U JP 1506882 U JP1506882 U JP 1506882U JP 1506882 U JP1506882 U JP 1506882U JP S58118600 U JPS58118600 U JP S58118600U
Authority
JP
Japan
Prior art keywords
flip
terminal
flop
input
pulse
Prior art date
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Pending
Application number
JP1506882U
Other languages
English (en)
Inventor
哲也 島田
Original Assignee
ユ−ザツク電子工業株式会社
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Filing date
Publication date
Application filed by ユ−ザツク電子工業株式会社 filed Critical ユ−ザツク電子工業株式会社
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Pending legal-status Critical Current

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  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のＩＣテスタの１例を示す図、第２図は第
１図のテスタにおける各部の信号波形を示す図、第３図
はダイナミック・ランダム・アクセス拳メモリのページ
・モードのタイミングを説明する図、第４図は本考案の
１実施例のブロック図、第５図は第４図の実施例の各部
における信号波形の１例をそれぞれ示している。 １１・・・中央処理装置、１２・・・レジスタ、１３・
・・パターン・ジェネレータ、１４・・・タイミング・
ジェネレータ、１５・・・コンパレータ、１６と１６′
・・・ＮＡＮＤＡＮＤ回路と１７′・・・排他的論理和
回路、１９と２０・・・ディレィの大きいインバータ、
２１ないし２４・・・ディレィの小さいインバータ、２
５ないし２６７・・・ＯＲ回路、２８な、いし３０・・
・ＡＮＤ回路、３１と３２・・・排他的論理和回路、３
３と３４・・・フリップ・フロップ。

Claims (1)

    【実用新案登録請求の範囲】
  1. プリセット端子とクリ゛ア端子を持つ第１および第２の
    Ｊ−にフリップ・７０ツブ、入力信号の立上りおよび立
    下りでパルスを生成するパルス生成手段、上記入力信号
    を上記第１のＪ−にフリップ・フロップのクロック端子
    に導く信号線、上記パルス信号生成手段の出力を上記第
    ２のＪ−にフリップ・フロップのクロック端子に導く信
    号線、上記第１のＪ−にフリップ・フロップの出力端子
    、に接続されたディレィ手段、上記ディレィ手段の出力
    を上記第２のフリップ・フロップのＪ入力端子およびに
    入力端子に導く信号線、並びに上記第１のＪ−にフリッ
    プ・フロップのＪ入力端子およびに入力端子にクロック
    が入力される度にその状態値が反転するような値の電圧
    を印加する電圧印加手段を備えることを特徴とするパル
    ス発生回路。
JP1506882U 1982-02-05 1982-02-05 パルス発生回路 Pending JPS58118600U (ja)

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JP1506882U JPS58118600U (ja) 1982-02-05 1982-02-05 パルス発生回路

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JPS58118600U true JPS58118600U (ja) 1983-08-12

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