JPS5991042U - デジタル波形弁別回路 - Google Patents
デジタル波形弁別回路Info
- Publication number
- JPS5991042U JPS5991042U JP18811782U JP18811782U JPS5991042U JP S5991042 U JPS5991042 U JP S5991042U JP 18811782 U JP18811782 U JP 18811782U JP 18811782 U JP18811782 U JP 18811782U JP S5991042 U JPS5991042 U JP S5991042U
- Authority
- JP
- Japan
- Prior art keywords
- flop
- flip
- data signal
- digital waveform
- discrimination circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
図面は本考案の一実施例を示すもので、第１図は結線図
、第２図は作用説明用のタイミングチャートである。 図中、１は補助記憶装置、２はデジタル波形弁別回路、
３はＣＰＵ、 ４はＤフリップフロップ、６は遅延回路
である。
、第２図は作用説明用のタイミングチャートである。 図中、１は補助記憶装置、２はデジタル波形弁別回路、
３はＣＰＵ、 ４はＤフリップフロップ、６は遅延回路
である。
Claims (1)
- 補助記憶装置からのデータ信号をＣＰＵに与えるための
ものにおいて、前記データ信号をデータ入力端子に受け
るＤフリップフロップと、前記データ信号を遅延させる
と共にその遅延データ信号の立上がり及び立下がり毎に
クロックパルスを発生して前記Ｄフリップフロップのク
ロック端子に与える遅延回路とを具備し、前記Ｄフリッ
プフロップの出力を前記ＣＰＵに与えるように構成した
ことを特徴とするデジタル波形弁別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18811782U JPS5991042U (ja) | 1982-12-13 | 1982-12-13 | デジタル波形弁別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18811782U JPS5991042U (ja) | 1982-12-13 | 1982-12-13 | デジタル波形弁別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5991042U true JPS5991042U (ja) | 1984-06-20 |
Family
ID=30405901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18811782U Pending JPS5991042U (ja) | 1982-12-13 | 1982-12-13 | デジタル波形弁別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5991042U (ja) |
-
1982
- 1982-12-13 JP JP18811782U patent/JPS5991042U/ja active Pending
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