JPS58522U - パルス幅整形回路 - Google Patents

パルス幅整形回路

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Publication number
JPS58522U
JPS58522U JP9572481U JP9572481U JPS58522U JP S58522 U JPS58522 U JP S58522U JP 9572481 U JP9572481 U JP 9572481U JP 9572481 U JP9572481 U JP 9572481U JP S58522 U JPS58522 U JP S58522U
Authority
JP
Japan
Prior art keywords
circuit
input terminal
pulse width
output
shaping circuit
Prior art date
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Pending
Application number
JP9572481U
Other languages
English (en)
Inventor
木村 重博
Original Assignee
株式会社アドバンテスト
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Filing date
Publication date
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Priority to JP9572481U priority Critical patent/JPS58522U/ja
Publication of JPS58522U publication Critical patent/JPS58522U/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図は従来のパルス幅整形回路を説明するための接続
図、第2図はその動作を説明するための波形図、第3図
はこの考案の一実施例を示す接続図、第4図はその動作
を説明するための波形図1、第5図はこの考案の他の実
施例を示す接続図、第6図はその動作を説明する波形図
である。 34:入力端子、31:第1論理和回路、322〜32
n:第2論理和回路、33a〜33n。 33W:遅延回路、36:論理積回路、35:出力端子

Claims (1)

    【実用新案登録請求の範囲】
  1. 入力パルスが一つの入力端子に与えられ、他の一つの入
    力端子に入力パルスを一定時間遅延させた遅延パルスが
    与えられた第1論理和回路と、入力パルスが一つの入力
    端子に与えられ上記第1論理和回路の出力が一つの入力
    端子に与えられた更に他の一つの入力端子に上記第1論
    理和回路の出力を一定時間遅延した遅延パルスが縁られ
    る第2論理和回路と、この第2論理和回路の出力が一方
    の入力端子に与えられ、他方の入力端子に上記第2論理
    和回路の出力を一定時間遅延して極性反転した遅延信号
    が与えられた論理積回路とを具備して成るパルス幅整形
    回路。
JP9572481U 1981-06-26 1981-06-26 パルス幅整形回路 Pending JPS58522U (ja)

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JP9572481U JPS58522U (ja) 1981-06-26 1981-06-26 パルス幅整形回路

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JP9572481U JPS58522U (ja) 1981-06-26 1981-06-26 パルス幅整形回路

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Publication Number Publication Date
JPS58522U true JPS58522U (ja) 1983-01-05

Family

ID=29890617

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JP9572481U Pending JPS58522U (ja) 1981-06-26 1981-06-26 パルス幅整形回路

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JP (1) JPS58522U (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS516053U (ja) * 1974-07-02 1976-01-17

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS516053U (ja) * 1974-07-02 1976-01-17

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