JPS58538U - デ−タ速度変換回路 - Google Patents

デ−タ速度変換回路

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JPS58538U
JPS58538U JP9385181U JP9385181U JPS58538U JP S58538 U JPS58538 U JP S58538U JP 9385181 U JP9385181 U JP 9385181U JP 9385181 U JP9385181 U JP 9385181U JP S58538 U JPS58538 U JP S58538U
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JP
Japan
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shift register
data
load
timing
conversion circuit
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JP9385181U
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天藤　丈幸
安斎　常雄
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株式会社日立製作所
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は、データの速度変換における従来方式のブロッ
ク図、第２図は、第１図の動作のタイムチャート、第３
図は、本考案のデータ速度変換回路の実施例のブロック
図、第４図は、第３図のタイムチャート、第５図は第３
図のタイミング比較器、および選択回路の回路図、第６
図は、このタイムチャートである。 １・・・・・・シフトレジスタ１．２・・・・・・シフ
トレジスタ２．３・・・・・・遅延回路、４・・・・・
・選択回路、５・・・・・・タイミング比較器。

Claims (1)

    【実用新案登録請求の範囲】
  1. データの速度変換において、入力シリアルデータを、パ
    ラレルデータに変換するシフトレジスタ１と、パラレル
    データをシリアルデータに変換スるシフトレジスタ２と
    、シフトレジスタ１の出力をシフトレジスタ２に、ロー
    ドするタイミング信号を、遅延回路により作成し、この
    ２つのロードタイミング信号と、出力クロックとのタイ
    ミング関係を比較する、タイミング比較器とこの結果に
    よって２つのロードタイミング信号のいずれかを選択回
    路により構成され、選択された、ロードパルスにて、シ
    フトレジスタ２をロードし出力クロックでデータを読み
    だすように形成されてな、ることを特徴とするデータ速
    度変換回路。
JP9385181U 1981-06-26 1981-06-26 デ−タ速度変換回路 Granted JPS58538U (ja)

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JP9385181U JPS58538U (ja) 1981-06-26 1981-06-26 デ−タ速度変換回路

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JP9385181U JPS58538U (ja) 1981-06-26 1981-06-26 デ−タ速度変換回路

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Publication Number Publication Date
JPS58538U true JPS58538U (ja) 1983-01-05
JPS6221092Y2 JPS6221092Y2 (ja) 1987-05-28

Family

ID=29888818

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0473558U (ja) * 1990-11-06 1992-06-29

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0473558U (ja) * 1990-11-06 1992-06-29

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Publication number Publication date
JPS6221092Y2 (ja) 1987-05-28

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