JPS5950596U - パルスモ−タ駆動回路 - Google Patents

パルスモ−タ駆動回路

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JPS5950596U
JPS5950596U JP14469982U JP14469982U JPS5950596U JP S5950596 U JPS5950596 U JP S5950596U JP 14469982 U JP14469982 U JP 14469982U JP 14469982 U JP14469982 U JP 14469982U JP S5950596 U JPS5950596 U JP S5950596U
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JP
Japan
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circuit
counting
conversion
analog
motor drive
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Pending
Application number
JP14469982U
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English (en)
Inventor
啓二 佐藤
Original Assignee
日本電気ホームエレクトロニクス株式会社
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Publication date
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  • Control Of Stepping Motors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案の実施例にかかるパルスモータ駆動回路
のブロック図であり、第２図は第１図で示す各回路の入
力又は出力波形のタイミング図である。 １・・・クロックパルス発生回路、２・・・制御回路、
３．４・・・アップダウンカウント回路、５，６・・・
　・Ｄ／Ａ変換回路、７，８・・・インバータ回路、９
・・・アナログ増幅回路、１０・・・パルスモータ。

Claims (1)

  1. 【実用新案登録請求の範囲】 クロックパルス発生回路と、 前記クロックパルス発生回路の出力パルスを計数スる２
    以上のアップダウンカウント回路と、前記カウント回路
    のカウント動作状態が所定の入カバルス数毎にアップカ
    ウント、非カウント、ダウンカウント、非カウントとい
    う順序で変わるように制御し、かつ周期的に変化する前
    記カウント動作状態の位相が各カウント回路間で互いに
    同じ時間ずつずれるよう制御する制御回路と、前記カウ
    ント回路の出力するデジタルカウント　　　数を入力し
    これをアナログ量に変換する前記カウント回路の各々に
    接続された２以上のＤ／Ａ変換回路と、 前記Ｄ／Ａ変換回路に接続され前記Ｄ／Ａ変換回路のア
    ナログ出力を反転する２以上のインバータ回路と、 前記Ｄ／Ａ変換回路のアナログ出力と前記インバータ回
    路のアナログ出力をアナログ増幅する増幅回路とによっ
    て構成されたことを特徴とするパルスモータ駆動回路。
JP14469982U 1982-09-27 1982-09-27 パルスモ−タ駆動回路 Pending JPS5950596U (ja)

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JP14469982U JPS5950596U (ja) 1982-09-27 1982-09-27 パルスモ−タ駆動回路

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JPS5950596U true JPS5950596U (ja) 1984-04-03

Family

ID=30322604

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