JPS60180139U - 計数回路 - Google Patents

計数回路

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Publication number
JPS60180139U
JPS60180139U JP6663084U JP6663084U JPS60180139U JP S60180139 U JPS60180139 U JP S60180139U JP 6663084 U JP6663084 U JP 6663084U JP 6663084 U JP6663084 U JP 6663084U JP S60180139 U JPS60180139 U JP S60180139U
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JP
Japan
Prior art keywords
signal
input
logic circuit
signals
counting
Prior art date
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Pending
Application number
JP6663084U
Other languages
English (en)
Inventor
佐藤　芳己
Original Assignee
富士電機株式会社
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Publication date
Application filed by 富士電機株式会社 filed Critical 富士電機株式会社
Priority to JP6663084U priority Critical patent/JPS60180139U/ja
Publication of JPS60180139U publication Critical patent/JPS60180139U/ja
Pending legal-status Critical Current

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  • Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
  • Recording Measured Values (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図および第３図はそれぞれ従来の異なる計数回路の
ブロック図、第２図および第４図はそれぞれ第、１図お
よび第３図の動作を示すタイムチャート、第５図は本考
案による計数回路のブロック図、第６図は第５図の計数
回路の動作を示すタイムチャートである。 ５・・・・・・計数器、６−−−−−−シフトレジスタ
、７・・・・・・第１の論理回路、８・・・・・・第２
の論理回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 入力パルス信号を波形処理して計数する計数回路におい
    て、前記入力パルス信号が印加されると次のクロックパ
    ルスで立ち上がる第１の信号とこの第１の信号よりつぎ
    つぎにクロックパルスの１周期ずつ遅れた第２、第３の
    信号を発生するシフトレジスタ、前記第１の信号と第２
    の信号とを入力とする第１の論理回路、この第１の論理
    回路の出力と前記第３の信号とを入力とする第２の論理
    回路およびこの第２の論理回路の出力を計数する計数器
    とを備えてなり、前記クロックパルスの所定周期以上の
    幅の入力パルス信号を計数することを特徴とする計数回
    路。
JP6663084U 1984-05-08 1984-05-08 計数回路 Pending JPS60180139U (ja)

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JP6663084U JPS60180139U (ja) 1984-05-08 1984-05-08 計数回路

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JP6663084U JPS60180139U (ja) 1984-05-08 1984-05-08 計数回路

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Publication Number Publication Date
JPS60180139U true JPS60180139U (ja) 1985-11-29

Family

ID=30599720

Family Applications (1)

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JP6663084U Pending JPS60180139U (ja) 1984-05-08 1984-05-08 計数回路

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