JPS6221092Y2 - - Google Patents
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- Publication number
- JPS6221092Y2 JPS6221092Y2 JP9385181U JP9385181U JPS6221092Y2 JP S6221092 Y2 JPS6221092 Y2 JP S6221092Y2 JP 9385181 U JP9385181 U JP 9385181U JP 9385181 U JP9385181 U JP 9385181U JP S6221092 Y2 JPS6221092 Y2 JP S6221092Y2
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- JP
- Japan
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- data
- shift register
- timing
- load
- output
- Prior art date
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- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 21
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 12
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 12
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 5
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 2
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
Description
本考案は、ある速度のデータを数倍の速度のデ
ータに変換する、データ速度変換回路に関するも
のである。 従来のデータの速度変換は、第１図に示す様
に、シリアル入力をパラレル出力するシフトレジ
スタ１とパラレル入力にて初期設定可能なシフト
レジスタ２にて行われている。第２図のタイムチ
ヤートに従い、速度変換の動作を説明する。入力
データＤ１、このクロツクをCLK１、出力デー
タをＤ２、出力クロツクをCLK２とする。シフ
トレジスタ１にて入力データＤ１はCLK１にて
読みこまれ、レジスタ出力Q1〜Ｑoに順次データ
が現われる。入力データＤ１がｎビツトごと出力
データD2に変換されるとレジスタ出力Q1〜Ｑoに
入力データＤ１のb1〜ｂoが現われたタイミング
にて、シフトレジスタ２にb1〜ｂoの情報が、初
期設定される。このデータをCLK２で読みだす
事により、速度変換を行つている。ただしシフト
レジスタ２に設定されたデータは、タイムチヤー
ト上にデータ保持期間のみ固定されている。従つ
て、CLK２でデータ読み出し中に設定データが
変化すると、データの速度変換が不可能になる。
つまり、設定データ変化点Ａから、CLK２よみ
出し期間T2だけ以前のＢ点の間、例えばCLK
２′にてデータ読み出しが始まると、速度変換の
動作は不能となる。あらかじめ設定切り替り点Ａ
と、データ読み出し開始点Ｃが知れていると、速
度変換動作は、確実に出きるが、もしこの間の関
係が不明で、どの値もとりうる場合変換動作がい
かなる場合も必ず可能であるとは保証できない欠
点を有する。 本考案の目的は、従来技術にて述べた様に、入
力データと出力データの位相関係が不明の場合、
必ずしも速度変換が可能でないという欠点をなく
し、いかなる場合においても、変換動作が可能で
ある安価なデータ速度変換回路を提供する事にあ
る。 本考案は、シリアルデータからパラレルデータ
に変換された後にこのデータを初期設定するタイ
ミングパルスこれをロードパルスと呼ぶと、初期
設定可能な、タイミングが少し異なるロードパル
スを２ケ用意する。データ続みだしクロツクとこ
の２ケのロードパルスのタイミング関係を常に比
較し、必ず速度変換動作が可能である、タイミン
グのロードパルスを選択して使用する方法によ
り、いかなる入出力データ間の位相関係において
も、速度変換動作が可能となるものである。 本考案の具体例を第３図を用いて述べる。第３
図は本考案に係る速度変換回路の一実施例のブロ
ツク図である。ここで１は入力データシリアルな
Ｄ１を入力クロツクCLK１にてパラレル出力と
するシフトレジスタである。２はパラレルのデー
タをロードパルスにてレジスタに設定し、出力ク
ロツクCLK２にて順次データをシフトしシリア
ル出力とするパラレルイン、シリアルアウトのシ
フトレジスタである。３はある一定期間だけパル
スを遅延させる遅延回路である。４は、２つのロ
ードパルスＬ１，Ｌ２を、制御パルスＣにて、選
択し、出力する選択回路である。５は、Ｌ１，Ｌ
２のロードパルスと、出力クロツクCLK２のタ
イミング関係を比較し、この結果を出力する、タ
イミング比較器である。 次に速度変換動作を第４図のタイムチヤートに
従い述べる。入力データＤ１はCLK１にて、直
列、並列変換されパラレルデータb1〜ｂoは、Q1
〜Ｑoにあるタイミング時に現れる。上記の状態
の期間に、遅延回路を用いて、Ｔ２の間隔がある
Ｌ１，Ｌ２を作成する。Ｌ２はＬ１に対してＴ２
だけ遅れの関係があるものとする。このＴ２とい
う時間はCLK２で全てのデータを読みだす時間
とする。次にＬ１，Ｌ２，CLK２の立ち上がり
時間を比較し、Ｌ１の立ち上がりとＬ２の立ち上
がりの間にCLK２のよみだし開始クロツクの立
ち上がりが、あるか、ないかを、タイミング比較
器にて判定する。Ｌ１とＬ２の立ち上がり期間に
クロツクよみだし開始の立ち上がりがあれば、Ｌ
１、なければＬ２を選択回路にて選択する。この
選択されたＬ１、あるいはＬ２におて、シフトレ
ジスタ１のパラレル出力をシフトレジスタ２にロ
ードし、CLK２で読みだす事により速度変換
は、達成される。このタイミング比較の回路およ
び動作について第５図、第６図、表１を用いて説
明する。 第５図は、この回路を示し、第６図は、このタ
イムチヤートである。Ｌ１，Ｌ２は、RSフリツ
プフロツプのＳ，Ｒに入力される。この結果、
RSフリツプフロツプの出力Ｌ３は、タイムチヤ
ートに示す通りとなる。Ｌ１の立ち上がりからＬ
２の立ち上がりまでの期間は、１、他の期間は０
の出力となる。CLK２は、モノマルチにより、
CLK２のよみだし間始の立ち上がりのみ存在す
るパルスCLK３となる。Ｌ３，CLK３は、Ｄタ
イプフリツプフロツプのデータ、クロツクに入力
されこの出力は、表１に示す通りとなる。ロード
パルスＬ１，Ｌ２の選択は、第５図に示すNAND
ゲート３ケで達成できる。表１は、Ｌ１，Ｌ２，
CLK２の入力に対して、Ｌ０の出力の関係を表
したものである。
ータに変換する、データ速度変換回路に関するも
のである。 従来のデータの速度変換は、第１図に示す様
に、シリアル入力をパラレル出力するシフトレジ
スタ１とパラレル入力にて初期設定可能なシフト
レジスタ２にて行われている。第２図のタイムチ
ヤートに従い、速度変換の動作を説明する。入力
データＤ１、このクロツクをCLK１、出力デー
タをＤ２、出力クロツクをCLK２とする。シフ
トレジスタ１にて入力データＤ１はCLK１にて
読みこまれ、レジスタ出力Q1〜Ｑoに順次データ
が現われる。入力データＤ１がｎビツトごと出力
データD2に変換されるとレジスタ出力Q1〜Ｑoに
入力データＤ１のb1〜ｂoが現われたタイミング
にて、シフトレジスタ２にb1〜ｂoの情報が、初
期設定される。このデータをCLK２で読みだす
事により、速度変換を行つている。ただしシフト
レジスタ２に設定されたデータは、タイムチヤー
ト上にデータ保持期間のみ固定されている。従つ
て、CLK２でデータ読み出し中に設定データが
変化すると、データの速度変換が不可能になる。
つまり、設定データ変化点Ａから、CLK２よみ
出し期間T2だけ以前のＢ点の間、例えばCLK
２′にてデータ読み出しが始まると、速度変換の
動作は不能となる。あらかじめ設定切り替り点Ａ
と、データ読み出し開始点Ｃが知れていると、速
度変換動作は、確実に出きるが、もしこの間の関
係が不明で、どの値もとりうる場合変換動作がい
かなる場合も必ず可能であるとは保証できない欠
点を有する。 本考案の目的は、従来技術にて述べた様に、入
力データと出力データの位相関係が不明の場合、
必ずしも速度変換が可能でないという欠点をなく
し、いかなる場合においても、変換動作が可能で
ある安価なデータ速度変換回路を提供する事にあ
る。 本考案は、シリアルデータからパラレルデータ
に変換された後にこのデータを初期設定するタイ
ミングパルスこれをロードパルスと呼ぶと、初期
設定可能な、タイミングが少し異なるロードパル
スを２ケ用意する。データ続みだしクロツクとこ
の２ケのロードパルスのタイミング関係を常に比
較し、必ず速度変換動作が可能である、タイミン
グのロードパルスを選択して使用する方法によ
り、いかなる入出力データ間の位相関係において
も、速度変換動作が可能となるものである。 本考案の具体例を第３図を用いて述べる。第３
図は本考案に係る速度変換回路の一実施例のブロ
ツク図である。ここで１は入力データシリアルな
Ｄ１を入力クロツクCLK１にてパラレル出力と
するシフトレジスタである。２はパラレルのデー
タをロードパルスにてレジスタに設定し、出力ク
ロツクCLK２にて順次データをシフトしシリア
ル出力とするパラレルイン、シリアルアウトのシ
フトレジスタである。３はある一定期間だけパル
スを遅延させる遅延回路である。４は、２つのロ
ードパルスＬ１，Ｌ２を、制御パルスＣにて、選
択し、出力する選択回路である。５は、Ｌ１，Ｌ
２のロードパルスと、出力クロツクCLK２のタ
イミング関係を比較し、この結果を出力する、タ
イミング比較器である。 次に速度変換動作を第４図のタイムチヤートに
従い述べる。入力データＤ１はCLK１にて、直
列、並列変換されパラレルデータb1〜ｂoは、Q1
〜Ｑoにあるタイミング時に現れる。上記の状態
の期間に、遅延回路を用いて、Ｔ２の間隔がある
Ｌ１，Ｌ２を作成する。Ｌ２はＬ１に対してＴ２
だけ遅れの関係があるものとする。このＴ２とい
う時間はCLK２で全てのデータを読みだす時間
とする。次にＬ１，Ｌ２，CLK２の立ち上がり
時間を比較し、Ｌ１の立ち上がりとＬ２の立ち上
がりの間にCLK２のよみだし開始クロツクの立
ち上がりが、あるか、ないかを、タイミング比較
器にて判定する。Ｌ１とＬ２の立ち上がり期間に
クロツクよみだし開始の立ち上がりがあれば、Ｌ
１、なければＬ２を選択回路にて選択する。この
選択されたＬ１、あるいはＬ２におて、シフトレ
ジスタ１のパラレル出力をシフトレジスタ２にロ
ードし、CLK２で読みだす事により速度変換
は、達成される。このタイミング比較の回路およ
び動作について第５図、第６図、表１を用いて説
明する。 第５図は、この回路を示し、第６図は、このタ
イムチヤートである。Ｌ１，Ｌ２は、RSフリツ
プフロツプのＳ，Ｒに入力される。この結果、
RSフリツプフロツプの出力Ｌ３は、タイムチヤ
ートに示す通りとなる。Ｌ１の立ち上がりからＬ
２の立ち上がりまでの期間は、１、他の期間は０
の出力となる。CLK２は、モノマルチにより、
CLK２のよみだし間始の立ち上がりのみ存在す
るパルスCLK３となる。Ｌ３，CLK３は、Ｄタ
イプフリツプフロツプのデータ、クロツクに入力
されこの出力は、表１に示す通りとなる。ロード
パルスＬ１，Ｌ２の選択は、第５図に示すNAND
ゲート３ケで達成できる。表１は、Ｌ１，Ｌ２，
CLK２の入力に対して、Ｌ０の出力の関係を表
したものである。
【表】
本考案により、データの速度変換において、入
力クロツクと出力クロツクのタイミングがいかな
る場合においても、必ず確実に動作する、安価な
回路が構成できる効果を有するものである。
力クロツクと出力クロツクのタイミングがいかな
る場合においても、必ず確実に動作する、安価な
回路が構成できる効果を有するものである。
第１図は、データの速度変換における従来方式
のブロツク図、第２図は、第１図の動作のタイム
チヤート、第３図は、本考案のデータ速度変換回
路の実施例のブロツク図、第４図は、第３図のタ
イムチヤート、第５図は第３図のタイミング比較
器、および選択回路の回路図、第６図は、このタ
イムチヤートである。 １……シフトレジスタ１、２……シフトレジス
タ２、３……遅延回路、４……選択回路、５……
タイミング比較器。
のブロツク図、第２図は、第１図の動作のタイム
チヤート、第３図は、本考案のデータ速度変換回
路の実施例のブロツク図、第４図は、第３図のタ
イムチヤート、第５図は第３図のタイミング比較
器、および選択回路の回路図、第６図は、このタ
イムチヤートである。 １……シフトレジスタ１、２……シフトレジス
タ２、３……遅延回路、４……選択回路、５……
タイミング比較器。
Claims (1)
- データの速度変換において、入力シリアルデー
タを、パラレルデータに変換するシフトレジスタ
１と、パラレルデータをシリアルデータに変換す
るシフトレジスタ２と、シフトレジスタ１の出力
をシフトレジスタ２に、ロードするタイミング信
号を、遅延回路により作成し、この２つのロード
タイミング信号と、出力クロツクとのタイミング
関係を比較する、タイミング比較器とこの結果に
よつて２つのロードタイミング信号のいずれかを
選択回路により構成され、選択された、ロードパ
ルスにて、シフトレジスタ２をロードし出力クロ
ツクでデータを読みだすように形成されてなるこ
とを特徴とするデータ速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9385181U JPS58538U (ja) | 1981-06-26 | 1981-06-26 | デ−タ速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9385181U JPS58538U (ja) | 1981-06-26 | 1981-06-26 | デ−タ速度変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58538U JPS58538U (ja) | 1983-01-05 |
| JPS6221092Y2 true JPS6221092Y2 (ja) | 1987-05-28 |
Family
ID=29888818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9385181U Granted JPS58538U (ja) | 1981-06-26 | 1981-06-26 | デ−タ速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58538U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088838Y2 (ja) * | 1990-11-06 | 1996-03-13 | セイコーエプソン株式会社 | インパクトドットヘッド |
-
1981
- 1981-06-26 JP JP9385181U patent/JPS58538U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58538U (ja) | 1983-01-05 |
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