SU1267621A1 - Многоканальный преобразователь код-частота - Google Patents

Abstract

Изобретение относитс  к области автоматики и вычислительной тех1ШКИ и может быть использовано в устройствах преобразовани  информации. Целью изобретешь  вл етс  повышеiffle быстродействи , надежности и расширение функциональных возможностей за счет обеспечени  регулировани  длительности выходных импульсов. Преобразователь работает в насколько циклов. В нервом щоше происходит обнуление оперативного накопител  путем формировани  в счетчике импульсов монотонно-возрастающего кода с помощью генератора и myльcoв и триггера . На выходе блока сравнени  формируетс  нулевой сигнал, который записываетс  в  чейки оперативного накопител . На втором цикле происходит первична  запись исходной однобитовой информации с входной шины данных в  чейки оперативного накопител  по соответствующим адресам. На третьем этапе происходит непосредственно преобразование путем обращени  к страницам и  чейкам оперативного накопител  по кодам счетчика. При считывао iS нии единичной информации из  чейки оперативного накопител  триггер групФ пы триггеров, номер которого опредеС л етс  дешифратором, устанавливаетс  в состо ние 1, опрашиваема   чейка обнул етс  сигналом со счетчика , а в  чейку с адресом, определ емым сумматором и равным сумме предыдущего и текущего содержимого регистра , записываетс  однобитова  инN5 формации. 2 ил. 05 чЗ о ю

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах преобразовани  информации. Цель изобретени  - повьшение быст родействи , надежности и расширение функциональных возможностей за счет обеспечени  регулировани  длительности выходных импульсов. На фиг. 1 изображена структурна  схема многоканального преобразовател  код - частота; на фиг. 2 - временные диаграммы, по сн ющие работу преобразовател . Многоканальный преобразователь код - частота содержит входные шины 1 да1Н1ых, входные шины 2 адреса, регистр 3, блок 4 сравнени , генератор 5 импульсов, триггер 6, счетчик 7 импульсов, блок 8 элементов И, сумматор 9, оперативный накопитель 10, элемент И задержки, элемент ИЛИ 12 триггеры 13 - 16 5 элемент 17, дешифратор 18, группу 19 триггеров, элемент И-ШШ 20, элементы ИЛИ 21 и 22, элемент И 23, выходную шину 24 синхронизации, выходные ;иины 25 стро бировапи , выходные i-шформационные ишны 26, шину 27 логической единицы шииу 28 сброса. На фиг. 2 обозначены импульсы с выхода генератора 5(а) ; импульсл с пр мого выхода триггера 6(5 ; сигнал с выхода оперативного накопител  10(6) ; сигнал с первого аыходз., дешифратора ISlt); сигнал с выхода эл . мента И(а) задержки; сигнал с выхо да триггера 13 (е) ; сигнал с вьпсода первого триггера 19 группы И(;1с) ; Т( Tg - интервалы времени. Многоканальный преобразователь работает след тощим образом. 1-й цикл - обнуление оперативного накопител  10, Все поле оперативного накопител  10 разбито на страницы, число ко , торых соответствует числу каналов преобразовани . Допустим, что число каналов пре .образовани  равно 16-ти. В этом сл чае число младших разр дов счетчика 7 равно четырем и равно числу разр  дов блока 4 сравнени  и числу стар-, ших адресных разр дов оперативного накопител  10. Число младших адресных разр дов оперативного накопител  10 должно быть не меньше ра.зр д212 ности максимального исходного кода на входной шине 1 данньк. По сигналу Сброс на шине-28 происходит установка в О триггеров 6,13 - 16, регистра 3, счетчика 7. Сигналы с выхода генератора 5 (фиг. 2q производ т попеременное переключение триггера 6 в положение О и 1 (фиг. 25). В моменты переключени  триггера 6 нз О в 1 на выходах счетчика 7 формируетс  монотонно-возрастающий код, поступающий на адресные входы оперативного накопител  10. На стробирующем входе блока 4 сравнеьш  сигнал с выхода элемента И-ИЛИ 20 15авен нулю, так как на выходе триггера 13 сигнал соответствует нулевому уровню, поэтому на выходе блока 4 сравнени  формируетс  сигнал нулевого уровн , который поступает на информационный входоперативного накопител  10 и на стробирующие входы блока 8 элементов И. Таким образом , в  чейки оперативного накопител  10 записываютс  сигналы нулевого уровн . По сигналу с выхода переполнени  счетчика 7 триггеры 14 и 15 переключаютс  в единичное положение. Начинаетс  второй этап - этап нервичной записи исходной информации с входной шины 1 данных в  чейки оперативного накопител  10. При этом сигнал 1 с выхода триггера 15 поступает на второй информационньй вход элемента И-ИЛИ 17, через элемент ИШ 12 - на информационный вход триггера 13 и на второй стробирующий вход элемента И-ИЛИ 20. На выходе элемента И-IfflIi 17 формируетс  сигнал высокого уровн , который поступает на вых,одные шины 24 синхронизации преобразовател . На выходных шинах 25 стробировани  преобразовател  формируетс  код, соответствующий номеру канала преобразовани . По данным сигналам (момент времени Т1 фиг.2) из внешнего абонента на взюдные шины I данных выводитс  число - исходнь:й код, а на входные шины 2 адреса - код адреса данного числа. В момент времеш ТЗ (фиг.2) в регистре 3 устанавливаетс  код исходного числа. в этот момент времени триггер 13 переключаетс  в единичное положение по переднему фронту сигнала с выхода генератора 5.

Сигнал 1 с выхода триггера 13 через элемент И-ИЛИ 20 поступает на стробирующий вход блока 4 сравнени , с выхода которого поступает далее на информационный вход оперативного накопител  10 и на стробирующие входы блока 8 элементов И.Код исходного числа с выхода регистра 3 через последовательно соединенные элементы И блока 8 и сумматор 9 поступает на адресные входы мпадших разр дов оперативного накопител  10. На другие адресные входы сумматора 9 с выходов старших разр дов счетчика 7 поступает нулевое значение кода. В  чейку оперативного накопител  10 по адресу, соответствующему исходному коду, в странице, соответствующей номеру канала, записываетс  бит информации в момент времени ТЗ-Т4 (Лиг.2).

В момент времени Т4 по сигналам на шинах 24 и 25 производитс  запрос следующего исходного кода.

По адресу, соответствующему исходному коду, в  чейку следующей страницы оперативного накопител  10 происходит запись бита информации.

Аналогично по соответствующим адресам в  чейки оперативного накопигел  10 производитс  первична  запись однобитовой информации.

По окончании записи однобитовой информации в  чейку последней страницы оперативного накопител  10 сигналом с последнего выхода дешифратора 18 через элемент И 23 триггер 16 переключаетс  в положение 1. Сигнал с выхода триггера 16 поступает на первый стробирующий вход элемента И-ИЛИ 17 и через элемент ИЛИ 22 на обнул ющий вход триггера 15.

С этого момента времени начинаетс  третий этап - этап преобразовани 

На выходах триггера 6 формируютс  сигналы Чтение и Запись, а на выходах счетчика 7 - монотонно-возрастающий код адреса оперативного накопител  10, По коду младших разр дов счетчика 7 происходит обращение к страницам оперативного накопител  10 а по коду старших разр дов счетчика выбираетс   чейка в соответствующей странице оперативного накопител  10 Код старших разр дов счетчика 7 повтор етс  на выходе сумматора 9 до тех пор, пока на выходе оперативного накопител  10 возникает сигнал

1, врем  по влени  которого пропорционально значению исходного кода, записанного в предыдущем цикле, что соответствует моменту времени Т2 (фиг .26).

Сигнал с выхода оперативного накопител  10 через элемент 11 задержки поступает на информационные входы триггеров группы 19. На синхровход триггера группы 19, номер которого соответствует номеру страницы оперативного накопител  10, к которой происходит обращение, с соответствующего выхода дешифратора 18 поступает сигнал, переключающий данный триггер группы 19 в единичное положение - момент времени ТЗ (фиг.2).

Одновременно сигнал с выхода элемента 11 задержки через элемент ИЛИ 12 поступает на информационный вход триггера 13, который в момент времени ТЗ также переключаетс  в единичное положехше сигналом с выхода генератора 5. Кроме того, в момент времени Т2 сигнал с выхода оперативного накопител  10 через элемент И-ИЛИ 17 поступает на шину 24 и на шине 1 данных возникает последующий код числа, адрес которого соответствует коду на выходных шинах 25 стробированн . По заднему фронту сигнала на шине -24 значение кода на входной шине 1 данных фиксируетс  в регистре 3 - момент времени ТЗ (фиг.2),

Б этот же момент времени в течение времени, равного длительности сигнала генератора 5 до момента времеш Т4, на адресный вход fflaдшиx разр дов оперативного накопител  10 с вьрсода сумматора 9 поступает код, равный сумме кодов старших разр дов счетчика 7 и кода регистра 3. Б течение этого времени в соответствии со стробирующим сигналом с выхода элемента И-ШШ 20 на информационный вход оперативного накопител  10 с выхода блока 4 срав не1ш  поступает сигнал 1. Б течение времени Т4-Т5 на выходе элемента И-ИЛИ 20 и выходе блока 4 сравнени  устанавливаетс  сигнал О.

Claims (1)

1. На адресные входы maдшиx разр дов оперативного накопител  10 поступает код, равньй коду на выходе счетчика 7. Таким образом, при считывании единичной информации из  чейки оперативного накопител  10 триггер группы 19, номер которого соответствует номеру опрашиваемой страницы, устанавливае с  -в состо ние 1, опрашиваема   чейка обнул етс  в период времени Т4-Т5 (счетчик 7), а в  чейку с адресом , равным сумме пpeдыдyD eгo и текущего (регистр 3) в период време ни ТЗ-Т4 записываетс  однобитова  информаци . В дальнейшем i -и триггер группы 19 обнул етс  импульсом с(гь2)-го выкода дешифратора 18. Последующа  установка в 1 i -го триггера группы 19 происходит в момент считывани  сигнала 1 из  чейки оперативного накопител  10. Момент переключени  -го триггера группы 19 в I соответствует коду на выходе регистра 3, и, таким образом, на выходах триггеров группы 19 формируютс  сигналы , частота которых соответствует кодам на магистрали 1 данных. Момент переключени  -го триггера Группы 19 в О происходит во врем  по влени  сигнала на (i +т)-м выходе дешифратора 18, где m должно быть не менее двух и выбираетс  из услови  получени  выходного сигнала заданной длительности. Дл  преобразовани  исходного 8-ми разр дного кода по 16-ти каналам необходим 1 корпус оперативного накопител  с организацией 4096x1. Частота преобразовани  ограничиваетс  сум мой времени выборки и записи информадии одного оперативного накопител , умноженной на число каналов преобразовани . При условии равенства времени выборки и чтени  инфор1-1ацш1 50 не дл  приведенного примера максимальна  частота преобразовани  составл ет не менее 1 мгГц. Формула изобретени  Многоканальный преобразователь код - частота, содержащий первый и второй элементы , блок элементов И, сумматор, первый элемент ИЛИ, первый триггер, первый вход которого объединен с первым входом первого элемента И-ШТИ и подключен к выходу генератора импульсов, а первый выход соединен со счетным входом счет чика импульсов, блок сравнени , первые входы которого вл ютс  соответствующими входными шинами адреса, а вторые входы объединены с соответствующими входами дешифратора и адресными входами старших разр дов оперативного накопител  и подключены к соответству7ощим выходам младших разр дов счетчика импульсов, и группу триггеров, выходы которых  вл ютс  соответствующиь  выходными информационными шинаьп, отличающийс   тем, что, с целью повьшени  быстродействи , надежности и расширени  функциональных возможностей за счет обеспечени  регулировани  длительности выходных импульсов, в него введены элемент задерш-си, второй, третий, четвертый и п тый триггеры, второй и третий элементы ИЛИ, элемент И и регистр, информационные входы которого  вл ютс  соответствующими ВХОДПЫМ1 шинам данных, вход синхроШ1за1 1д-1и объединен с R - входами второго и п того триггеров и D -входом четвертого триггера и подключен к выходу третьего триггера, установочный вход регистра соединен с вькодом второго элемента И-ИЛ11 и  вл етс  выходной шиной синхронизации, а выходы соединены с соответствующими первыг-ui входам блока элементов И, второй вход которого объединен с информационным входом оперативного накопител  У1 подключен к выходу блока сравне ш , а выходы соответственно соединены с первыми входами сумматора,вторые ВХОД111 которого подключены к соответствующим выходам старших разр дов счетчика импульсов, а выходы - к соответствующим адресным входам млад- разр дов оперативного накопител , вход чтени  которого объединен с первым входом второго элемента И-ШШ и подключен к второму выходу первого триггера, первый выход которого Соединен с входо1-1 записи оперативного накопител , выход которого соединен с BTOpbiM входом второго элемента И-ШП1, третнй вход которого oбъeд пIeн с первым входом второго элемента ИЛИ и подгслючен к выходу шестого триггера5 5 -вход которого объединен с первым входом третьего элемента ШШ и подключен к выходу элемента К, нервьш вход которого объединен с четвертым входом второго элемента И-ШШу вторым входом первоо элемента И-ИЛИ и первым входом ервого элемента ШШ и подключен к ыходу четвертого триггера, R -вход

   которого соединен с выходом второго элемента ШШ, а С-вход объединен с С-входом третьего триггера и подоотзо чен к выходу переполнени  счетчика импульсов, вход сброса которого сое динен с выходом третьего элемента ШШ, второй вход которого объединен с вторыми входами первого триггера и второго элемента IDBi и R -входом третьего триггера и  вл етс  шиной сброса, при этом третий вход блока сравнени  соединен с выходом первого элемента И-1-ШИ, третий и четвертьй входы которого объединены и подключены к выходу второго триггера.

   267621 .

   С-вход которого соединен с выходом генератора импульсов, а D -вход - с выходом первого элемента ИЛИ, второй вход которого объединен cD-Bxo г группы триггеров и через элемент задержки подключен к выходу оперативного накопител , причем 3) -вход третьего триггера  вл етс  шиной логической едишщы, вторые входы блока to сравнени   вл ютс  соответствующими выходныьш шинаш стробировани , а С-Бход и R-вход группы триггеров соответственно подключены к первым выходам дешифратора, второй выход которо15 го соёдинен с вторым входом элемента И.

   6 евро С

   28 фие.1

   JTJIJTJIJIJTJTJIJIJIJIJTJI.

   л.

   д

   п

   ттгтт5Тб

   фи&. 2

   Jl

   Л

   --t