SU1401479A1

SU1401479A1 - Многофункциональный преобразователь

Info

Publication number: SU1401479A1
Application number: SU864013909A
Authority: SU
Inventors: Сергей Васильевич Казинов
Original assignee: Предприятие П/Я А-1874
Priority date: 1986-01-16
Filing date: 1986-01-16
Publication date: 1988-06-07

Abstract

Изобретение относитс к вычислительной технике, в частности к кусочно-линейным функциональным преобразовател м . Цель изобретени - сокращение аппаратурных затрат, повышение быстродействи преобразовани и расширение его функциональных возможностей за счет воспроизведени функций произвольного вида. С этой целью в преобразователе, содержащем регист-. ры 1, 2, 3, блоки 4, 5 пам ти, счетчик 6, вычитатель 7, триггер 8, элемент И 9, множительно-суммирующий блок 10 и блок 11 управлени , изменены св зи. 1 з.п. ф-лы, 2 ил.

Description

4

(О

тг.

Изобретение относитс к вычислительной технике, в частности к кусочно-линейным функциональным преобразовател м .

Цель изобретени - сокращение аппаратурных затрат, повышение быстродействи преобразовател и расширение его функциональных возможностей за счет воспроизведени функций про- извольного вида.

На фиг.1 показана схема преобразовател ; на фиг.2 - блок управлени , вариант выполнени .

Преобразователь (фиг.1) содержит первый, второй и третий регистры 1-3, блоки 4 и 5 пам ти, счетчик 6, вычи- татель 7, триггер 8, элемент И 9, множительно-суммирующий блок 10, блок 11 управлени , выходы 12-17 и вход 18 блока 11 управлени , содержащего (фиг.2) счетчик 19, посто нный запоминающий узел 20, управл емый дели- . тель 21 частоты, элемент И 22, триггер 23, выходы 24 и 25 узла 20, так- товый вход 26, вход 27 запуска, выход 28 Признака конца работы преобразовател .

Преобразователь работает следующим образом.

В исходном состо нии регистры 1-3 и 17, счетчики 6 и 19 и триггеры 8 и 23 обнулены. В блоке 5 пам ти (перепрограммируемого типа) записаны коды узловых значений абсцисс Xfj, op- динат y,- j и коэффициентов наклона Кдл различных участков аппроксимации (i -. номер участка аппроксимации) . . В блок 6 пам ти (оперативного типа) занесены коды i, j - предварительной установки адресов счетчика 6 (в простейшем случае нули).

Работа преобразовател начинаетс с подачи импульса запуска 27. Этим сигналом триггер 23 устанавливаетс в единичное состо ние, отпирающее элемент 22 дл прохождени тактовых импульсов tg. Первьй тактовый импульс с выхода элемента И 22 проходит через делитель 21 частоты, на управл ющем входе которого установлено минималь- нов врем задержки, и переводит счетчик 19 в состо ние 001 (здесь и далее указываютс состо ни первых трех разр дов счетчика 19). Поскольку в первых тактах работы преобразовател сигнал на выходе элемента И 9 отсутствует и на вход 18 блока 11 поступает логический нуль, то узел 20 по со

о

5 9 5

.

0 5

0

5

сто нию входов 0001 формирует единичный сигнал на выходе 12, длительность которого определ етс кодом на управл ющем входе делител 21. Сигнал.с выхода 12 поступает на синхровходы регистров 1 и 2. В регистр 2 заноситс код N текущего значени аргумента , подлежащего функциональному преобразованию , а в регистр 1 - код Nj номера реализуемой функции.

По истечении времени установлени кодов в регистрах 1 и 2 на выходе делител 21 частоты по вл етс импульс, перевод щий счетчик 19 в состо ние 010. По состо нию входов 0010 узел 20 обнул ет выход 12 и формирует единичный сигнал на выходе 13, который поступает на вход Выборка кристалла блока 4 пам ти. Поскольку нулевым сигналом с выхода элемента И 9 блок 4 пам ти установлен в режим чтени данных , то импульсом Выборка кристалла осуществл етс считывание кода с выг хода блока 4 в счетчик 6.

По завершении установки кода в счетчике 6 счетчик 19 импульсом с выхода делител 21 переводитс в состо ние 011. В результате сигнал с выхода 13 снимаетс и по вл етс единичный сигнал на выходе 15 блока 11. Этот сигнал поступает на вход разрешени чтени блока 5 пам ти. На выходах блока 5 формируютс коды узлового значени абсцисс Xjjf,, ординаты У jj и коэффициента наклона К -в соответствии со значени ми кода адреса начальной установки i, поступающего с выхода счетчика 6, и кода номера функции j, поступающего с выхода регистра 1, вычитатель- 7 вычисл ет разность между кодом текущего значени аргумента X и кодом узлового значени абсциссы X,. Если эта разность отрицательна , то единица устанавливаетс на пр мом выходе знакового разр да вычитател 7, если положительна - то - единица устанавливаетс на инверсном выходе знакового разр да. В обоих случа х на выходе элемента И 9 присутствует нулевой сигнал, так как триггер 8 обнулен по начальному состо нию преобразовател .

По завершении установки выходного кода вьп1итател 7 счетчик 19 переводитс в состо ние 100 очередным импульсом с выхода делител 2 1. В результате снимаетс сигнал с выхода 15 и формируютс единичные импульсы на

314

выходах 14 и 15 блока 10 управлени . По импульсу 14 осуществл етс запись в тригг-ер 8 значени знака разности с выхода блока 7 вычитани . Одновременно с этим импульс, поступающий на счетный вход счетчика 6, увеличивает или уменьшает его содержание на единицу младшего разр да в зависимости от знака разности блока 7 вычитани .

После этого счетчик 19 импульсом с выхода делител 21 переводитс в состо ние 101. Так как на входе 18 блока 11 присутствует нулевой сигнал то узел 20 по состо нию входов 0101 формирует единичный импульс на выходе 24. Этот импульс сбрасывает счетчик 19 в состо ние 011.

Далее повтор етс приведенна последовательность действий по обновлению выходных кодов блока 5 пам ти, формированию кода разности вычитате- л 7, считыванию знака кода разности в триггер 8 и инкрементному изменени кода счетчика 6 до тех пор, пока не установ тс единичные сигналы на инверсном выходе знакового разр да вы- читател 7 и пр мом выходе триггера 8. Данное состо ние свидетельствует

0том, что в счетчике 6 установлен код номера участка аппроксимации, соответствующего текущему значению аргумента. В результате при состо нии счетчика 19 адреса 011 единичный сигнал с выхода элемента И 9 поступи на вход 18 блока 11 и на вход управлени режимом блока 4 пам ти, перевод его в режим записи данных. При этом состо ние выходных сигналов узла 20 не измен етс .

После прохождени на счетный вход счетчика 19 очередного импульса с выхода делител 21, состо ние входных сигналов узла 20 становитс равньш 1100 (где перва единица определ етс сигналом с входа 18). Ло этому состо нию выдаетс единичный сигнал на выходе 13 блока управлени , который поступает на вход Выборка кристалла блока 4 пам ти, В блок 4 пам ти по адресу, определ емому кодом функции регистра 1, заноситс код предварительной установки с выхода счетчика 6, соответствующий текущему номеру

1участка аппроксимации.

После завершени записи кода в блок 4 пам ти счетчик 19 переходит в состо ние 101., сигналы с выходов блока управлени снимаютс и устройство

479 .

переходит в состо ние ожидани завершени формировани В11 ходного кода множительно-суммирующего блока 10. Затем на счетчик 19 поступает следующий импульс с выхода делител 21, счетчик 19 переходит в состо ние 110. В результате снимаетс единичный сигнал с выхода 13 и устанавливаютс

единичные сигналы на выходах 14 и 17 блока 11 управлени . Импульс с выхода 14 поступает на синхронизирующий вход триггера 8 и переводит триггер 8 в исходное нулевое состо ние. Импульс

5 с выхода 17 блока 11 управлени поступает на вход разрешени записи регистра 3 и заносит в него выходной код множительно-суммирующего блока, реализующего операцию вида

У У;,Г - i,i Таким образом, в регистр 3 зано- ситс результирующий код функционального преобразовани .

После окончани записи кода в ре- 5 гистр 3 на счетный вход счетчика 19 поступает очередной импульс с выхода делител 21, перевод щий счетчик 19 в состо ние 111. По этоьгу состо нию на выходе 25 узла 20 по вл етс еди- 0 ничньй сигнал, которьй вызывает обнуление счетчика 19, установку на делителе 21 кода минимальной задержки и сброс триггера 23.

Далее описанные действи повтор ютс . 5

Claims

Формула изобретени 1. Многофункциональный преобразователь , содержащий блок управлени , Q первый и второй регистры, первый и второй блоки пам ти, счетчик, вычи- татель, триггер, элемент И и множи- тельно-суммирующий блок, выход которого вл етс информационным выходом преобразовател , входы кодов текущего значени аргумента и номеров реализу- емой функции и аргумента которого соединены с информационными входами первого и второго регистров соответственно , выход первого регистра соединен с входом уменьшаемого вычитате- л , выход разности которого соединен с входом множимого множительно-суммирующего блока, входы множител и слагаемого которого соединены с первым и вторым выходами первого блока пам ти , первый адресный вход которого соединен с выходом второго регистра и адресным входом второго блока пам 0

514

ти, выход которого соединен с входом установки счетчика, выход которого соединен с вторым адресным входом первого блока пам ти, третий выход которого соединен с входом вычитаемого вычитател , выход инверсного разр да которого соединен с входом сброса триггера, выход которого соединен с первым входом элемента И, о т л и- чающийс тем, что, с целью сокращени аппаратурных затрат, повышени быстродействи преобразовател и расширени его функциональных возможностей за счет воспроизведени функций произвольного вида, выход элемента И соединен с входами управлени , режимом второго блока пам ти- и блока управлени , первый выход которого соединен с синхровходами. пер- вого и второго регистров, второй выход блока управлени соединен-с входом Выборка кристалла второго блока пам ти, третий выход блока управлени соединен с тактовым входом триггера, ,вход установки которого соединен с пр мым и инверсным выходами знакового разр да вычитател , пр мой и ин- версньш выходы знакового разр да которого соединены с соответствующи1 и входами управлени реверсом счетчика , выход которого соединен с входом данных второго блока пам ти, четвертый и п тый выходы блока управлени соединен с синхровходами счетчика и первого блока пам ти, инверсный выход знакового разр да вычитател соединен с вторым входом элемента И.

5 0 5 О

5

796
2. Преобразователь по гг. 1, о т - л и чающийс тем, что блок управлени содержит посто нный запоминающий узел, счетчик, управл емый делитель частоты, элемент И и триггер , вход установки которого вл етс входом запуска преобразовател , вход сигнала конца преобразовани которого соединен с инверсным выходом триггера , пр мой выход которого соединен с первым входом элемента И, выход которого соединен с информационным входом управл емого делител частоты, выход которого соединен со счетным входом счетчика, выход которого соединен с первым адресным входом посто нного , запоминающего узла, выходы с первого по третий разр дов которого вл ютс с первого по третий выходами блока управлени соответственно, вход управлени режимом которого соединен с вторым адресным входом посто нного запоминающего узла, выход четвертого разр да которого соединен с входом сброса старшего разр да счетчика, вход сброса которого соединен с входом сброса триггера и выходом п того разр да посто нного запоминающего узла, выходы с шестого по седьмой разр дов которого вл ютс с четвертого по шестой выходами блока управлени , тактовый вход которого соединен с вторым входом элемента И, выход кода коэффициента делени посто нного запоминающего узла соединен с управл ющим входом управл емого делител частоты.