SU1282143A1 - Устройство дл ввода информации - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано при передаче информации от одной ЭВМ в другую. Цель изобретени  - расширение функциональных возможностей за счет выделени  адресной ;информации из входного потока данных. Устройство содержит три счетуика, дешифратор , преобразователь кода, три триггера, семь элементов И, п ть элементов ИЛИ, регистр и элемент задержки Устройство работает в двух-режимах: передает весь вводимый поток данных или часть массива данных, длину и адрес которого задают на счетчиках . 1 ил.

Description

tc

00

tc

со

Изобретение относитс  к вычислительной технике и может быть использовано при передаче информации от одной ЭВМ в другую.

Цель изобретени  - расширение функциональных возможностей за счет выделени  адресуемой информации из входного потока данных.

На чертеже представлена структурна  схема устройства.

Устройство содержит преобразователь 1 параллельного кода, в последо- вательньй, дешифратор 2, регистр 3, счетчик 4 адреса, счетчик 5 длины массива, с четчик 6 числа переданных байтов, схему 7 сравнени , триггеры 8-10, элемент И 11, выходы 12 адреса вводимых данных, элементы И 13-18, элементы И.11И 19-22, повторитель 23, элемент 24 задержки, информациоиньм вход 25, тактовый вход 26, вход 27 задани  режима работы устройства при вводе полного объема потока информации , вход 28 задани  режима переда и въщеленной адресуемой информации, шину 29 задани  длины массива выданной информации, вход 30 задани  числа передаваемых байтов, вход 31 сброса , информационньй выход 32 и выход 33 признака конца формировани  вводимого байта.

Устройство работает следующим образом .

Перед началом использовани  триггеры 9-10 должны быть в -нулевом состо нии . Это достигаетс  после подачи на вход 31 единичного сигнала Сброс

Устройство может работать в одном из двух режимов передачи полного массива данных или заданного потока.

Первый режим задаетс  подачей на вход 27 единичного импульса. По сигналу с входа 27 через элементы ИЛИ 19 и И 15 осуществл етс  установка триггера 8 и обнуление счетчика 4. Поступающие на вход 25 данные в параллельном коде под управлением сигналов от счетчика 4 преобразуютс  в преобразователе 1 в последовательный код, поступающий через открытый элемент И 11 на информационные входы триггеров регистра 3. На входы запис триггеров-регистра 3 поступают разрешающие сигналы с выходов дешифратора 2 на входы которого поступают сигналы от счетчика 4, задающие номер з аписывае мого бита регистра 3. Изменение зна

5

0

5

чени  счетчика 4 осуществл етс  по сигналу, поступающему на такторзый вход 26. По сигналу переполнени  счетчика 4 с выхода элемента И 13 через элемент ИЛИ 20 происходит сброс триггера 8. Например, если дл  задани  номера бита поступающих на вход 25 данных необходимо до двенадцати двоичных цифр, то счетчик 4 должен иметь не менее двенадцати разрйдов, при этом на входы адреса -преобразовател  подаютс  разр ды 1-12, на дешифратор - 10-12, на выходы адреса и схему сравнени  - 1-9..

Передача состо ни  части данных осуществл етс  следующим образом. Номер начального бита подаетс  на в ход 29 и записываетс  в счетчик 5, Количество передаваемых байтов подаетс  на вход 30 и записываетс  в счетчик 6. После этого второй режим задаетс  подачей на вход 28 сигнала, по которому триггер 9 устанавливаетс  в единичное состо ние, и через элементы ИЛИ 19 и И 15„осуществл етс  установка триггера 8 и сброс счетчика 4. Поступающие на вход 26 тактовые сигналы через элемент И 14 увеличивают значение счетчика 4. На схеме 7 сравнени  происходит сравнение значений счетчиков 4 и 5. В момент, когда содержимое разр дов счетчика 4, соответствующих адресу байта, равно содержимому счетчика 5, что определ етс  единичным значением на выходе Равно схемы 7 сравнени , с-выхода элемента И 16 поступает сигнал, по которому осуществл етс  установка триггера 10, Отсутствие сигнал а на инверсном выходе триггера 10 через элемент И 14 блокирует изменение счетчика 4 по сигналу с тактового входа 26,. по сигналу пр мого выхода 10 происходит уменьшение значени  счетчика 6 на единицу. Сигнал с пр мого выхода триггера 10 поступает также на вход элемента задержки . Величина задержки должна быть не меньшей, чем врем  приема байта информации во внешнее устройство. С выхода элемента 24 задержки поступает сигнал, по которому через элемент И 17 (если значение счетчика 6 не равно нулю, что определ етс  на пр мом выходе повторител  23) осуществл етс  увеличение счетч 1ка 5 на единицу и через элемент ИЛИ 21 - сброс триггера 10-. После этого на регистре 3 формируетс  очередной байт передаваемых

0

0

5

0

данных, завершение формировани  которого вновь фиксируетс  установкой триггера 10, Если по сигналу с пр мого выхода триггера 10 на счетчике 6 установитс  нулевое значение, с ий- версного выхода повторител  23 поступает сигнал на вход элемента И 18, на выходе которого после поступлени  сигнала с выхода элемента 2Д задержки

формируетс  сигнал, указывающий, что

осуществлена передача во внешнее устройство всей затребованной адресной информации. При этом через элемент ИЛИ 22 осуществл етс  сброс триггера 9, через элемент ИЛИ 20 - сброс триггера 8 и через элемент ИЛИ 21 - сброс триггера 10.

Claims (1)

1. Формула изобретени 

   Устройство дл  ввода информации, содержащее п ть элементов И, четыре элемента ИЛИ, счетчик адреса, счетчик длины массива, три триггера, регистр, причем первый вход первого элемента И соединен с тактовым входом устройства , первый вход первого элемента ИЛИ соединен с выходом второго элемента И,- пр мой выход первого триггера соединен с первым входом третьего элемента И, пр мой выход второго триггера соединен с первым входом четвертого элемента И, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет выделени  адресуемой информации из входного потока данных, оно содержит шестой и седьмой элементы И, счетчик числа переданных байтов, дешифратор , схему сравнени , повтори- тель, элемент задержки и преобразователь параллельного кода в последовательный , причем информационный вход преобразовател  параллельного кода в последовательный соединен с информа- ционным входом устройства, вход сброса которого соединен с вторым входом первого элемента ИЛИ, выход которого соединен с первым входом второго элемента ИЛИ j входом R второго триггера и первым входом третьего элемента ИЛИ, выход которого соединен с R-BXO- дом первого триггера, S-вход которого соединен с выходом п того элемента И и входом сброса счетчика адреса, вы- ход переполнени  которого соединен с вторым входом третьего элемента И, выход которого соединен с вторым вхо

   o

   5

   0

   5 0 5 0 5 0 5

   дом третьего элемента И.ПИ, выход Про- образовател  параллельного кода в последовательный соединен с первым входом шестого элемента И, вых .ц которого соединен с инфopмaциoнны и входами всех разр дов регистра, вь. хо- ды которого  вл ютс  выходами устройства , вход задани  числа передаваемых байтов устройства соединен с информационным входом счетчика числа переданных байтов, выход заема которого соединен с входом повторител , пр мой и икверсный выходы которого соединены с первыми входами седьмого и второго элементов И соответственно, второй вход второго элемента И соединен с выходом элемента задержки и вторым входом седьмого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ и счетным входом счетчика длины массива, группа разр дных выходов которого соединена с первой группой входов схемы сравнени , выход Равно которой соединен с вторым входом четвертого элемента И, выход которого соединен с S-входом третьего триггера, пр мой выход которого соединен с входом элемента задержки и вычитающим входом счетчика числа переданных байтов, инверсный вьрсод первого триггера соединен с первым входом п того элемента И, второй вход которого соединен с выходом четвертого элемента ИЛИ, первый вход которого соединен с пр мым выходом второго триггера, S-вход которого соединен с входом задани  режима передачи выделенной адресуемой информации устройства, к шине задани  длины массива вьщеленной информации устройства подключены информационные входы счетчика длины массива, инверсный выход третьего триггера соединен с вторым входом первого элемента И, выход которого соединен со счетным входом счетчика адреса, перва  группа разр дных выходов которого соединена с первой группой адресных входов преобразовател  параллельного кода в последовательный, выходами адреса вводимого байта устройства и с второй группой входов схемы сравнени , втора  группа разр дных выходов счетчика адреса соединена с второй группой адресных входов преобразовател , с информационными входами дешифратора параллельного кода в последовательный и с группой входов четвертого элемен 1282143

   та И, выходы дешифратора соединены с входами записи разр дов регистра, при этом второй вход четвертого элемента ИЛИ соединен с входом задани  режима работы устройства при вводе полного объема потока информации, выход второго элемента ИЛИ соединен с

   R-входом третьего триггера, второй , вход шестого элемента И соединен с пр мым выходом первого триггера а выход второго элемен- . та И  вл етс  выходом приз нака конца формировани  адресуемого байта.