JP2508322B2 - シリアルｉ／ｏ回路内臓マイクロコンピュ―タ - Google Patents
シリアルｉ／ｏ回路内臓マイクロコンピュ―タInfo
- Publication number
- JP2508322B2 JP2508322B2 JP1316010A JP31601089A JP2508322B2 JP 2508322 B2 JP2508322 B2 JP 2508322B2 JP 1316010 A JP1316010 A JP 1316010A JP 31601089 A JP31601089 A JP 31601089A JP 2508322 B2 JP2508322 B2 JP 2508322B2
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- JP
- Japan
- Prior art keywords
- serial
- counter
- clock
- serial data
- microcomputer
- Prior art date
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- Expired - Lifetime
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- Microcomputers (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はマイクロコンピュータ内蔵のシリアルI/O
回路に関するものである。
回路に関するものである。
第３図は従来のシリアルI/O回路のブロック図であ
る。
る。
図において、（１）はシリアルデータを格納するシフ
トレジスタ、（２）はシリアルデータの送受信用転送ク
ロックをカウントするクロックカウンタ、SINはシリア
ルデータの入力、SOUTはシリアルデータの出力、CLKは
シリアルデータの送受信用転送クロック、SINTはシリア
ルデータを１ワード分送受信したことをマイクロコンピ
ュータ内部に知らせる信号である。
トレジスタ、（２）はシリアルデータの送受信用転送ク
ロックをカウントするクロックカウンタ、SINはシリア
ルデータの入力、SOUTはシリアルデータの出力、CLKは
シリアルデータの送受信用転送クロック、SINTはシリア
ルデータを１ワード分送受信したことをマイクロコンピ
ュータ内部に知らせる信号である。
次に動作について説明する。例としてシフレジスタ
（１）は８ビットの場合を考える。シフトレジスタ
（１）は転送用クロックCLKを１サイクル入力するとシ
フトレジスタ内（１）のデータを１ビットシフトし、空
いた１ビット分にSINから入力、余つた１ビット分をS
OUTから出力する。転送用クロックCLKが８サイクル入力
されるとSINから８ビット分のデータがシフトレジスタ
に入力され、SOUTから８ビット分のデータが出力される
ことになる。転送用クロックCLKはクロックカウンタ
（２）でカウントされ、８サイクルカウントするとクロ
ックカウンタ（２）はオーバーフローし、シリアルデー
タの入力が１ワード分終了したことをSINTからマイクロ
コンピュータ（図示せず）内部に知らせる。この様にし
てシリアルデータの送受信が行なわれる。
（１）は８ビットの場合を考える。シフトレジスタ
（１）は転送用クロックCLKを１サイクル入力するとシ
フトレジスタ内（１）のデータを１ビットシフトし、空
いた１ビット分にSINから入力、余つた１ビット分をS
OUTから出力する。転送用クロックCLKが８サイクル入力
されるとSINから８ビット分のデータがシフトレジスタ
に入力され、SOUTから８ビット分のデータが出力される
ことになる。転送用クロックCLKはクロックカウンタ
（２）でカウントされ、８サイクルカウントするとクロ
ックカウンタ（２）はオーバーフローし、シリアルデー
タの入力が１ワード分終了したことをSINTからマイクロ
コンピュータ（図示せず）内部に知らせる。この様にし
てシリアルデータの送受信が行なわれる。
従来のシリアルI/O回路は以上のように構成されてい
たので、クロックが入力されると必ずシリアルデータの
送受信が行なわれてしまい、特定ワード分毎に周期的に
シリアル送受信を行ないたいときにも、１ワード分毎に
送受信のための処理をしなければならないという問題点
があつた。
たので、クロックが入力されると必ずシリアルデータの
送受信が行なわれてしまい、特定ワード分毎に周期的に
シリアル送受信を行ないたいときにも、１ワード分毎に
送受信のための処理をしなければならないという問題点
があつた。
この発明は上記のような問題点を解消するためになさ
れたもので、転送用クロックを入力してもシリアルデー
タが特定ワード毎に周期的に送受信可能となるシリアル
I/O回路を得ることを目的とする。
れたもので、転送用クロックを入力してもシリアルデー
タが特定ワード毎に周期的に送受信可能となるシリアル
I/O回路を得ることを目的とする。
この発明に係るシリアルI/O回路は、ワード数をカウ
ントするサイクルカウンタを設け、このサイクルカウン
タがオーバーフローした場合にロードする値を格納する
リロードレジスタを設けるとともに、このサイクルカウ
ンタの値によりシフトレジスタのシフト動作、およびシ
リアルデータの出力を制御する手段を有し、シリアルデ
ータの送受信を特定ワード毎に周期的に送受信可能とな
るようにしたものである。
ントするサイクルカウンタを設け、このサイクルカウン
タがオーバーフローした場合にロードする値を格納する
リロードレジスタを設けるとともに、このサイクルカウ
ンタの値によりシフトレジスタのシフト動作、およびシ
リアルデータの出力を制御する手段を有し、シリアルデ
ータの送受信を特定ワード毎に周期的に送受信可能とな
るようにしたものである。
この発明におけるサイクルカウンタは、クロックのカ
ウントを１ワード分カウントするとクロックカウンタか
ら出力される信号をカウントすることによりワード数を
カウントし、オーバーフローするとリロードレジスタの
値を読み込んで動作を続ける。シフトレジスタのシフト
動作、およびシリアルデータの出力のための制御手段は
このサイクルカウンタの値により、シフト動作の許可あ
るいは禁止、シリアルデータの出力の許可あるいは禁
止、またはシリアルデータの出力値の固定を行なう。
ウントを１ワード分カウントするとクロックカウンタか
ら出力される信号をカウントすることによりワード数を
カウントし、オーバーフローするとリロードレジスタの
値を読み込んで動作を続ける。シフトレジスタのシフト
動作、およびシリアルデータの出力のための制御手段は
このサイクルカウンタの値により、シフト動作の許可あ
るいは禁止、シリアルデータの出力の許可あるいは禁
止、またはシリアルデータの出力値の固定を行なう。
以下、この発明の一実施例を図について説明する。第
１図において、（１）はシフトレジスタ、（２）は転送
用クロックを特定回数カウントするクロックカウンタ、
（３）はクロックカウンタ（２）のオーバーフローをダ
ウンカウントするサイクルカウンタ、（４）はサイクル
カウンタ（３）がオーバーフローしたときに読み込む値
を格納しておくリロードレジスタ、SINはシリアルデー
タの入力、SOUTはシリアルデータの出力、CLKはシリア
ルデータの転送用クロック、SCはサイクルカウンタの値
が“0"になつた場合にＨレベルを出力、SIOはクロック
カウンタがオーバーフローした場合にＨレベルを出力、
SINTはシリアルデータの送受信が終了したことをマイク
ロコンピュータ内部に知らせる信号、AND（Ａ）は一方
の入力が転送用クロックCLK、もう一方の入力がサイク
ルカウンタからの信号SCであり、その出力がシフトレジ
スタの同期用クロックとなっている。AND（Ｂ）は一方
の入力がクロックカウンタのオーバーフロー信号SIO、
もう一方の入力がサイクルカウンタからの信号SCであ
り、その出力はシリアルデータの送受信が終了したこと
を知らせる信号SINTである。OR（Ｃ）は一方の入力がシ
フトレジスタからの出力データ、もう一方の入力サイク
ルカウンタからの信号SCの反転信号であり、その出力は
シリアルデータの出力SOUTである。
１図において、（１）はシフトレジスタ、（２）は転送
用クロックを特定回数カウントするクロックカウンタ、
（３）はクロックカウンタ（２）のオーバーフローをダ
ウンカウントするサイクルカウンタ、（４）はサイクル
カウンタ（３）がオーバーフローしたときに読み込む値
を格納しておくリロードレジスタ、SINはシリアルデー
タの入力、SOUTはシリアルデータの出力、CLKはシリア
ルデータの転送用クロック、SCはサイクルカウンタの値
が“0"になつた場合にＨレベルを出力、SIOはクロック
カウンタがオーバーフローした場合にＨレベルを出力、
SINTはシリアルデータの送受信が終了したことをマイク
ロコンピュータ内部に知らせる信号、AND（Ａ）は一方
の入力が転送用クロックCLK、もう一方の入力がサイク
ルカウンタからの信号SCであり、その出力がシフトレジ
スタの同期用クロックとなっている。AND（Ｂ）は一方
の入力がクロックカウンタのオーバーフロー信号SIO、
もう一方の入力がサイクルカウンタからの信号SCであ
り、その出力はシリアルデータの送受信が終了したこと
を知らせる信号SINTである。OR（Ｃ）は一方の入力がシ
フトレジスタからの出力データ、もう一方の入力サイク
ルカウンタからの信号SCの反転信号であり、その出力は
シリアルデータの出力SOUTである。
第２図はこの発明のシリアルI/O回路を内蔵するマイ
クロコンピュータの接続図である。
クロコンピュータの接続図である。
次に動作について説明する。
ここで、シフトレジスタ（１）のビット数は従来のも
のと同様８ビットであるとし、またサイクルカウンタに
は１、リロードレジスタには２が書き込んであるとして
説明する。
のと同様８ビットであるとし、またサイクルカウンタに
は１、リロードレジスタには２が書き込んであるとして
説明する。
クロックカウンタ（２）は転送用クロックCLKを８サ
イクルカウントするとオーバーフロー信号SIOが出力
し、サイクルカウンタ（３）の値が１から０となる。サ
イクルカウンタ（３）の値が１の間はサイクルカウンタ
（３）の出力信号SCはＬレベルであるので、AND（Ａ）
の出力信号は転送用クロックCLKに関係なくＬレベルの
ままであり、このためシフトレジスタ（１）はシフト動
作せず停止した状態である。また、OR（Ｃ）の出力信号
SOUTはＨレベルに固定され、AND（Ｂ）の出力信号SINT
もＬレベルのままで、マイクロコンピュータ（図示せ
ず）内部ではシリアルデータの送受信がまだ終了してい
ない状態であると認識することができる。
イクルカウントするとオーバーフロー信号SIOが出力
し、サイクルカウンタ（３）の値が１から０となる。サ
イクルカウンタ（３）の値が１の間はサイクルカウンタ
（３）の出力信号SCはＬレベルであるので、AND（Ａ）
の出力信号は転送用クロックCLKに関係なくＬレベルの
ままであり、このためシフトレジスタ（１）はシフト動
作せず停止した状態である。また、OR（Ｃ）の出力信号
SOUTはＨレベルに固定され、AND（Ｂ）の出力信号SINT
もＬレベルのままで、マイクロコンピュータ（図示せ
ず）内部ではシリアルデータの送受信がまだ終了してい
ない状態であると認識することができる。
サイクルカウンタ（３）の値が０になると、サイクル
カウンタ（３）の出力信号SCはＨレベルを出力する。こ
のため、AND（Ａ）は転送用クロックCLKと同相の波形を
出力し、シフトレジスタ（１）は転送用クロックCLKの
１サイクル毎に１ビットのシフト動作を行なう。OR
（Ｃ）もシフトレジスタ（１）の出力データを転送用ク
ロックCLKの１サイクル毎に１ビットSOUTに出力する。
この様にして転送用クロックCLKを８サイクル入力する
と、SINから８ビットのシリアルデータを入力し、SOUT
から８ビットのシリアルデータが出力され、クロックカ
ウンタ（２）がオーバーフローし、AND（Ｂ）の出力SIN
Tからマイクロコンピュータ内部にシリアルデータの送
受信が終了したことが伝えられる。また、クロックカウ
ンタ（２）がオーバーフローしたため、サイクルカウン
タ（３）はオーバーフローし、リロードレジスタ（４）
の値２を読み込む。サイクルカウンタ（３）の値が２と
なるため、SCはＬレベルとなり、シフトレジスタ（１）
は停止し、シリアルデータの出力SOUTの値はＨレベルに
固定される。
カウンタ（３）の出力信号SCはＨレベルを出力する。こ
のため、AND（Ａ）は転送用クロックCLKと同相の波形を
出力し、シフトレジスタ（１）は転送用クロックCLKの
１サイクル毎に１ビットのシフト動作を行なう。OR
（Ｃ）もシフトレジスタ（１）の出力データを転送用ク
ロックCLKの１サイクル毎に１ビットSOUTに出力する。
この様にして転送用クロックCLKを８サイクル入力する
と、SINから８ビットのシリアルデータを入力し、SOUT
から８ビットのシリアルデータが出力され、クロックカ
ウンタ（２）がオーバーフローし、AND（Ｂ）の出力SIN
Tからマイクロコンピュータ内部にシリアルデータの送
受信が終了したことが伝えられる。また、クロックカウ
ンタ（２）がオーバーフローしたため、サイクルカウン
タ（３）はオーバーフローし、リロードレジスタ（４）
の値２を読み込む。サイクルカウンタ（３）の値が２と
なるため、SCはＬレベルとなり、シフトレジスタ（１）
は停止し、シリアルデータの出力SOUTの値はＨレベルに
固定される。
次に、転送用クロックCLKを16サイクル、すなわち２
ワード分入力すると、サイクルカウンタ（３）の値が０
となり、次の８サイクル、１ワード分のシリアル送受信
が可能となる。
ワード分入力すると、サイクルカウンタ（３）の値が０
となり、次の８サイクル、１ワード分のシリアル送受信
が可能となる。
この様にして、最初の１ワード分の転送用クロックの
間シリアルデータ送受信を禁止し、次の１ワード分でシ
リアルデータ送受信を行ない、その後は２ワード禁止、
１ワード許可という動作を繰り返す。
間シリアルデータ送受信を禁止し、次の１ワード分でシ
リアルデータ送受信を行ない、その後は２ワード禁止、
１ワード許可という動作を繰り返す。
また、シリアルデータ送受信の禁止の間隔はリロード
レジスタ（４）の値を書き換えることによつて、繰り返
し動作の途中でも切り替え可能である。
レジスタ（４）の値を書き換えることによつて、繰り返
し動作の途中でも切り替え可能である。
上記のようなシリアルI/O回路を内蔵するマイクロコ
ンピュータを第２図のように接続する。マイクロコンピ
ュータＡ（５）はサイクルカウンタに０、リロードレジ
スタに０を書き込む。マイクロコンピュータＢ（６）Ｃ
（７）およびＤ（８）はサイクルカウンタにそれぞれ0,
1,2を書き込み、リロードレジスタには同じ値２を書き
込む。マイクロコンピュータＡ（５）のシリアルI/O回
路から次々にデータを送信していくと、１ワード目はマ
イクロコンピュータＢ（６）、２ワード目はマイクロコ
ンピュータＣ（７）、３ワード目はマイクロコンピュー
タＤ（８）が受信し、次からのデータも同様に順次マイ
クロコンピュータＢ（６）、マイクロコンピュータＣ
（７）、マイクロコンピュータＤ（８）の順でデータを
受信する。またマイクロコンピュータＢ（６）、マイク
ロコンピュータＣ（７）、マイクロコンピュータＤ
（８）からマイクロコンピュータＡ（５）へ順次データ
を送信する場合にも同様に順番にデータが衝突すること
もなく送信することが可能である。
ンピュータを第２図のように接続する。マイクロコンピ
ュータＡ（５）はサイクルカウンタに０、リロードレジ
スタに０を書き込む。マイクロコンピュータＢ（６）Ｃ
（７）およびＤ（８）はサイクルカウンタにそれぞれ0,
1,2を書き込み、リロードレジスタには同じ値２を書き
込む。マイクロコンピュータＡ（５）のシリアルI/O回
路から次々にデータを送信していくと、１ワード目はマ
イクロコンピュータＢ（６）、２ワード目はマイクロコ
ンピュータＣ（７）、３ワード目はマイクロコンピュー
タＤ（８）が受信し、次からのデータも同様に順次マイ
クロコンピュータＢ（６）、マイクロコンピュータＣ
（７）、マイクロコンピュータＤ（８）の順でデータを
受信する。またマイクロコンピュータＢ（６）、マイク
ロコンピュータＣ（７）、マイクロコンピュータＤ
（８）からマイクロコンピュータＡ（５）へ順次データ
を送信する場合にも同様に順番にデータが衝突すること
もなく送信することが可能である。
なお、上記実施例ではサイクルカウンタ（３）をダウ
ンカウンタとして説明したが、ダウンカウンタである必
要ではなく、アップカウンタでは同様の動作が可能であ
る。また、シフトレジスタ（１）も８ビットである必要
はない。サイクルカウンタ（３）の出力信号SCもサイク
ルカウンタ（３）が０になつたときにＨレベルになる必
要もなく、サイクルカウンタ（３）がある値のとき（複
数でも可）に、それ以外のときと区別することのできる
信号を出力することにより、特定ワードを選択できるよ
うにすれば同様の効果が得られる。
ンカウンタとして説明したが、ダウンカウンタである必
要ではなく、アップカウンタでは同様の動作が可能であ
る。また、シフトレジスタ（１）も８ビットである必要
はない。サイクルカウンタ（３）の出力信号SCもサイク
ルカウンタ（３）が０になつたときにＨレベルになる必
要もなく、サイクルカウンタ（３）がある値のとき（複
数でも可）に、それ以外のときと区別することのできる
信号を出力することにより、特定ワードを選択できるよ
うにすれば同様の効果が得られる。
以上のようにこの発明によれば、シリアルI/O回路に
ワード数をカウントするサイクルカウントと、このサイ
クルカウンタにリロードレジスタを設け、このサイクル
カウンタの値によりシフトレジスタのシフト動作、およ
びシリアルデータの出力を制御できるようにしたので、
転送用クロックを入力していても、周期的に特定ワード
分だけシリアルデータの送受信が可能となる効果があ
る。
ワード数をカウントするサイクルカウントと、このサイ
クルカウンタにリロードレジスタを設け、このサイクル
カウンタの値によりシフトレジスタのシフト動作、およ
びシリアルデータの出力を制御できるようにしたので、
転送用クロックを入力していても、周期的に特定ワード
分だけシリアルデータの送受信が可能となる効果があ
る。
第１図はこの発明の一実施例によるシリアルI/O回路の
ブロック図、第２図は第１図で示すシリアルI/O回路を
内蔵するマイクロコンピュータの接続図、第３図は従来
のシリアルI/O回路のブロック図である。 図中、（１）はシフトレジスタ、（２）はクロックカウ
ンタ、（３）はサイクルカウンタ、（４）はリロードレ
ジスタ、（５）〜（８）はこの発明のシリアルI/O回路
を内蔵しているマイクロコンピュータを示す。 なお、図中、同一符号は同一、あるいは相当部分を示
す。
ブロック図、第２図は第１図で示すシリアルI/O回路を
内蔵するマイクロコンピュータの接続図、第３図は従来
のシリアルI/O回路のブロック図である。 図中、（１）はシフトレジスタ、（２）はクロックカウ
ンタ、（３）はサイクルカウンタ、（４）はリロードレ
ジスタ、（５）〜（８）はこの発明のシリアルI/O回路
を内蔵しているマイクロコンピュータを示す。 なお、図中、同一符号は同一、あるいは相当部分を示
す。
Claims (1)
- 【請求項１】クロックに同期してデータをシフトするシ
フトレジスタと、転送用クロックが特定回数入力したこ
とを知るためにクロックをカウントするクロックカウン
タと、前記クロックを特定回数カウントしたときにクロ
ックカウンタから出力される信号をカウントするサイク
ルカウンタと、このサイクルカウンタがオーバーフロー
した場合にロードする値を格納しておくリロードレジス
タと、前記サイクルカウンタが特定の値により前記シフ
トレジスタのシフト動作とシリアルデータの出力を制御
するための手段とを備えたことを特徴とするシリアルI/
O回路内蔵マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1316010A JP2508322B2 (ja) | 1989-12-04 | 1989-12-04 | シリアルｉ／ｏ回路内臓マイクロコンピュ―タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1316010A JP2508322B2 (ja) | 1989-12-04 | 1989-12-04 | シリアルｉ／ｏ回路内臓マイクロコンピュ―タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03175554A JPH03175554A (ja) | 1991-07-30 |
| JP2508322B2 true JP2508322B2 (ja) | 1996-06-19 |
Family
ID=18072244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1316010A Expired - Lifetime JP2508322B2 (ja) | 1989-12-04 | 1989-12-04 | シリアルｉ／ｏ回路内臓マイクロコンピュ―タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508322B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691546B2 (ja) * | 1986-03-07 | 1994-11-14 | 株式会社日立製作所 | 通信制御方法および装置 |
-
1989
- 1989-12-04 JP JP1316010A patent/JP2508322B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03175554A (ja) | 1991-07-30 |
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