JPS6343930B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、並列入力情報を直列出力情報に変換
して送出する転送装置に関するものであり、特
に、マイクロコンピユータ等からの並列情報を直
列情報に変換して送出するものである。

従来、この種情報転送にあつては、マイクロコ
ンピユータがこの並列情報を一旦シフトレジスタ
に蓄積した後、シフトレジスタより順次情報を読
出し直列転送していた。

そして、シフトレジスタの蓄積情報を全て転送
し終ると割込みによりマイクロコンピユータへ通
知し、次の情報転送を要求していた。

従つて、途中で途切れることなく長い情報を転
送する場合には、転送スピードを規定しているク
ロツク間でマイクロコンピユータよりシフトレジ
スタへ次の情報を蓄積する必要がある。

ところが、マイクロコンピユータは通常、種々
の命令を実行しており、クロツク間で情報蓄積す
ることができない場合がある。

この場合、従来は情報転送の中断を余儀なくさ
れていた。本発明は、かかる中断を生じないよう
にしたものであり、情報転送用のクロツクと該情
報転送用のクロツクと非同期の情報蓄積用のパル
スとが同一端子に入力されるシフトレジスタに、
並列入力情報を一旦蓄積した後、直列情報として
転送する装置において、シフトレジスタの蓄積情
報が転送し終わつたとき出される信号によりクロ
ツク入力を禁止する手段を設け、シフトレジスタ
に転送情報が蓄積された後、該禁止手段を解除す
る構成としたことを特徴とする情報転送装置であ
る。

以下、本発明を図面に従つて、更に詳細に説明
する。

第１図は従来の転送装置を示したものであり、
マイクロコンピユータである図示せざる外部制御
装置より一定ビツト、例えば８ビツトの並列情報
が並列入力信号線ｄよりシフトレジスタSHの入
力端子Pinに送られる。このとき、外部制御装置
より並列、直列切替信号が、シフトレジスタSH
の切替端子Ｐ／Ｓに入力されると共に、ロードパ
ルスも線路ｃよりオア回路ORを介してシフトレ
ジスタSHのクロツク端子CKに送られる。

これにより、シフトレジスタSHは外部制御装
置からの一定ビツト数の並列情報を蓄積する。こ
の蓄積が終わると、外部制御装置は、後述するフ
リツプフロツプFFのクリア端子CLRにリセツト
パルスを与えてそのフリツプフロツプFFをリセ
ツトすると共に切替信号も元に戻し、即ち、ロー
レベルとなり、以後、クロツク端子CKにクロツ
クが来る度にシフトレジスタSHは出力端子Sout
より線路ｈに１ビツトづつ情報転送を行う。即
ち、直列信号として情報転送を行う。

この過程において、クロツクは分周回路DIVの
入力端子inにも供給されており、この分周回路
DIVは、上記一定ビツト数を計数する度に、出力
端子outより論理値“１”出力を出す。この分周
回路DIV出力によりフリツプフロツプFFはセツ
トされその反転出力Ｑより論理値“０”が出る。

即ち、この反転出力Ｑの論理値“０”はシフト
レジスタSHの蓄積情報の転送終了を意味し、こ
の出力により線路ｂを介して外部制御装置に割込
みをかける。

これにより、外部制御装置は、次の転送情報を
シフトレジスタSHに送り、前述の動作を繰返す。
このタイムチヤートを示したのが第２図である。

図中、ａ〜ｅは夫々第１図の同符号の線路の状
態を示している。即ち、時刻t₁において、一定ビ
ツトの転送が終了し、線路ｂの状態が変化し、外
部制御装置へ転送終了を割込みにより通知する。

これにより、外部制御装置は切替信号を出し、
並列情報を信号線ｄに、又、ロードパルスを線路
ｃに出す。これらの信号発生タイミングは、時刻
t₁とt₃の間にある。そして、線路ｃのパルスはオ
ア回路ORを介して線路ｅに現われ線路ｅのパル
スの立ち下りでシフトレジスタSHに情報を蓄積
する。

これにより、切替信号を元に戻し、フリツプフ
ロツプFFをリセツトする。そこで、線路ｂの状
態も元に戻り、次のクロツク（線路ａ）の立ち下
り、即ち、時刻t₅でシフトレジスタSHの蓄積情
報が１ビツト送出される。以降、クロツクが来る
たびに、その立ち下りで情報が１ビツトづつ送出
される。ところが、外部制御装置に転送終了の割
込みがあつても、すぐに次の転送情報が用意され
ない場合がある。この状態を示したのが、第３図
であり、第２図と同一符号は同一内容を示す。即
ち、時刻t₁において外部制御装置へ割込により転
送終了通知を行なつたが、外部制御装置の処理が
長びき、図示の如く時刻t₃後に転送情報が送られ
る。このとき、前述の如く、切替信号およびロー
ドパルスも該転送情報と共に送られるが、このと
きはクロツクにより線路ｅは論理値“１”になつ
ており、線路ｃに供給されたロードパルスの立ち
下り（時刻t₄）では転送情報がシフトレジスタ
SHに蓄積されない。ところが、外部制御装置で
はロードパルスがなくなると、切替信号を元に戻
し、フリツプフロツプFFをリセツトしてしまう。
そのため、シフトレジスタSHには何も情報が蓄
積されない状態で、送信モードに移り、結局、か
らの情報を送出することになる。

かかる状態を避けるためには外部制御装置は高
速処理を行なう高価なものを使用するとか、外部
制御装置の汎用化をあきらめ、専用化しなければ
ならない。

本発明は、かかる欠点を改善し、第３図の時刻
t₃からt₅の間でもシフトレジスタへの情報蓄積を
可能としたものであり、第４図にその一実施例を
示す。

図中、第１図と同符号は同一機能を示す。ここ
で、第１図と異なるのは、線路ａの途中にアンド
回路ANDを設け、かつ、アンド回路の一入力を
フリツプフロツプFFの出力線ｂに接続した点で
ある。これによりフリツプフロツプFFがセツト
されている期間は、その出力線ｂからの論理値
“０”によりクロツクの有無に係わらずアンド回
路ANDの出力線ｆも論理値“０”となり、オア
回路ORからはロードパルスを有効とする。

即ち、線路ａにクロツクがある間に外部制御装
置より転送情報が送られ、それに併なうロードパ
ルスが来ても、ロードパルスが有効となりシフト
レジスタSHにちやんと転送情報が蓄積される。

このタイムチヤートを示したのが第５図であ
り、ａ〜ｆは夫々第４図の同符号の信号線の状態
を示している。即ち、破線で示した状態は、時刻
t₁〜t₃の間で転送情報がシフトレジスタSHに送
られた場合であり、このときは第２図で示す従来
例と同じ動作を行なう。ところが、実線で示す如
く、時刻t₃〜t₅の間で転送情報がシフトレジスタ
SHに送られた場合、線路ｂは論理値“０”にな
つているので、線路ａにクロツクパルスが来てい
ても、アンド回路ANDにより通過を禁止され、
その出力線ｆは論理値“０”になつており、線路
ｃに送られてくるロードパルスが有効となる。そ
こで、転送情報と共に送られた切替信号により、
ロードパルスの立ち下りにおいて、その転送情報
はシフトレジスタSHに蓄積される。しかる後、
フリツプフロツプFFのリセツトに併ない線路ｂ
が論理値“１”に戻るとアンド回路ANDは、ク
ロツクパルスの禁止を解除し、このクロツクパル
スが線路ｆに現われる。このときは線路ｃのロー
ドパルスは既に（時刻t₄で）なくなつており、線
路ｅの状態は一旦論理値“０”になつていたのが
再び論理値“１”になる。そこで、この線路ｅの
パルスの立ち下り、即ちクロツクの立ち下りでシ
フトレジスタSHの蓄積情報のうち、最初の１ビ
ツト目が送出される。以降は、クロツクパルスが
到来する度に、シフトレジスタSHの蓄積情報は、
１ビツトづつ送出される。そして第４図の分周回
路DIVはフリツプフロツプFFの出力状態に無関
係にクロツクを分周しており、シフトレジスタ
SHへの情報蓄積タイミングが遅れても第５図の
時刻t₅以内に蓄積完了しさえすれば問題ない。

以上の如く本発明によれば外部制御装置の動作
速度がそれ程速くなくても情報転送に中断なく確
実に転送でき極めて有効なものである。

尚、本発明の実施例ではシフトレジスタ等がパ
ルスの立ち下りで動作し、又、転送終了信号が論
理値“０”のとき転送終了を意味する場合を示し
たが本発明は、これらに限定されるものではな
く、シフトレジスタ等の動作はパルスの立ち上り
でもよく又、転送終了信号は論理値“１”にする
ことも可能である。

【図面の簡単な説明】

第１図は従来例、第２図、第３図は従来例のタ
イムチヤート、第４図は、本発明の一実施例、第
５図は、第４図のタイムチヤートである。 図中、SHはシフトレジスタ、DIVは分周回路、
FFはフリツプフロツプ、ANDはアンド回路、
ORはオア回路、ａはクロツク用の線路、ｂは転
送終了通知の線路、ｃはロードパルス用の線路、
ｄは転送情報入力用の線路である。

Claims (1)

【特許請求の範囲】
1. １ 情報転送用のクロツクと該情報転送用のクロ
   ツクと非同期の情報蓄積用のパルスとが同一端子
   に入力されるシフトレジスタに、並列入力情報を
   一旦蓄積した後、直列情報として転送する装置に
   おいて、シフトレジスタの蓄積情報が転送し終わ
   つたときに出される信号によりクロツク入力を禁
   止する手段を設け、シフトレジスタに転送情報が
   蓄積された後、該禁止手段を解除する構成とした
   ことを特徴とする情報転送装置。