JPS61123222A - 並直列変換器 - Google Patents
並直列変換器Info
- Publication number
- JPS61123222A JPS61123222A JP59243441A JP24344184A JPS61123222A JP S61123222 A JPS61123222 A JP S61123222A JP 59243441 A JP59243441 A JP 59243441A JP 24344184 A JP24344184 A JP 24344184A JP S61123222 A JPS61123222 A JP S61123222A
- Authority
- JP
- Japan
- Prior art keywords
- parallel
- setting
- transmission
- data
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Selective Calling Equipment (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えば、遠方監視制御装置において自局で
収集したパラレル（並列）データを、相手局へ送信する
ためにシリアル（直列）データに変換する並直列変換器
に関するものである。
収集したパラレル（並列）データを、相手局へ送信する
ためにシリアル（直列）データに変換する並直列変換器
に関するものである。
この糧の装置としては第３図（ｒ ＭＥＬ、ＦＬＥＸ
ハードウェア マニュアル モジエールａ 明８ Ｐ
ＳＦＺ−３０」三菱電機株式会社発行）に示すようなも
のがある。第３図において、１はＣＰＵ（中央処理装［
１）、２は並直列変換器（以下、ＰＳ変換器という）、
３はＣＰＵ １とＰＳ変換器２との間のデータ授受を行
なうＩ１０データバッファ、４はＩ１０データバッファ
３からＰＳ変換器２内のデータバスを通じて入力された
パラレルデータをシリアルデータに変換する送信データ
シフトレジスタ、５はＰＳ変換器２内の動作状態をＣＰ
Ｕ、１に知らせるステータス回路、６は送信データシフ
トレジスタ４の出力を伝送符号フォーマットに生成する
符号生成回路、７は次の送信ワードデータの書込み要求
ｔ−ＣＰＵ１に出力する割込み制御回路、８は次の送信
ワードアドレスを示すワードカウンタ、９は１サイクル
らたシに伝送するワード数を設定する伝送ワード数設定
スイッチである。１Ｇ、ｉｆはＣＰＵバスおよびコン）
ｏ−ルバスであり、１２はＰＳＳ変換器２内の読出し・
書込み用の制御信号、１３はＰＳＳ変換器２内のデータ
バスである。また、ＣＰＵバス１０は７）”レスバス１
４とデータバス１５、コントロールバス１１によシ構成
されている。
ハードウェア マニュアル モジエールａ 明８ Ｐ
ＳＦＺ−３０」三菱電機株式会社発行）に示すようなも
のがある。第３図において、１はＣＰＵ（中央処理装［
１）、２は並直列変換器（以下、ＰＳ変換器という）、
３はＣＰＵ １とＰＳ変換器２との間のデータ授受を行
なうＩ１０データバッファ、４はＩ１０データバッファ
３からＰＳ変換器２内のデータバスを通じて入力された
パラレルデータをシリアルデータに変換する送信データ
シフトレジスタ、５はＰＳ変換器２内の動作状態をＣＰ
Ｕ、１に知らせるステータス回路、６は送信データシフ
トレジスタ４の出力を伝送符号フォーマットに生成する
符号生成回路、７は次の送信ワードデータの書込み要求
ｔ−ＣＰＵ１に出力する割込み制御回路、８は次の送信
ワードアドレスを示すワードカウンタ、９は１サイクル
らたシに伝送するワード数を設定する伝送ワード数設定
スイッチである。１Ｇ、ｉｆはＣＰＵバスおよびコン）
ｏ−ルバスであり、１２はＰＳＳ変換器２内の読出し・
書込み用の制御信号、１３はＰＳＳ変換器２内のデータ
バスである。また、ＣＰＵバス１０は７）”レスバス１
４とデータバス１５、コントロールバス１１によシ構成
されている。
次に第４図のタイムチャートに基づいて動作を説明する
。ＣＰＵ １が先頭送信ワードの伝送データｔ １１０
データバツフア３を介して送信データシフトレジスタ４
に書込み、スタートコマンドをステータス回路５に書込
むと第４図に示すステータス回路５中で作成されるＰＳ
状態信号は、＠５ＴＡＲＴ’となシ、ＰＳ変換器が動作
状態となる。また、送信データシフトレジスタ４に書込
まれたデータは、シリアルに変換されて符号生成回路６
でパリティビット等を付加され、送信シリアルデータＳ
Ｄとして出力される。一方、割込制御回路７はＣＰＵ
１に対して次の送信ワードの書込割込み要求を出力する
。ステータス回路５はＰＳ変換器２が現在勤作中である
ことと、最終ワード送信中ではないことを、第４図中の
ワードカウンタリセット信号で表す。また、ワードカウ
ンタ８は、送信シリアルデータの先頭ビットが出力され
るタイミングで、カウント動作を行い、次の送信ワード
のアドレスを示す。ＣＰＵ １は、ＰＳ変換器２からの
割込を受付けると、ステータス回路５とワードカウンタ
８の内容を読み、次の送信データの書込み、書込完了コ
マンドの書込みを行う。以上の動作を繰返し行い、ワー
ドカウンタ８が最終ワードアドレス（第４図中のｎ）ｌ
示すと伝送ワード数設定スイッチ９の内容と一致し、次
のカウント動作の時点でリセットされるとともに、ワー
ドカウンタリセット信号によりｊｌ終ワード送信中であ
ることを示す。
。ＣＰＵ １が先頭送信ワードの伝送データｔ １１０
データバツフア３を介して送信データシフトレジスタ４
に書込み、スタートコマンドをステータス回路５に書込
むと第４図に示すステータス回路５中で作成されるＰＳ
状態信号は、＠５ＴＡＲＴ’となシ、ＰＳ変換器が動作
状態となる。また、送信データシフトレジスタ４に書込
まれたデータは、シリアルに変換されて符号生成回路６
でパリティビット等を付加され、送信シリアルデータＳ
Ｄとして出力される。一方、割込制御回路７はＣＰＵ
１に対して次の送信ワードの書込割込み要求を出力する
。ステータス回路５はＰＳ変換器２が現在勤作中である
ことと、最終ワード送信中ではないことを、第４図中の
ワードカウンタリセット信号で表す。また、ワードカウ
ンタ８は、送信シリアルデータの先頭ビットが出力され
るタイミングで、カウント動作を行い、次の送信ワード
のアドレスを示す。ＣＰＵ １は、ＰＳ変換器２からの
割込を受付けると、ステータス回路５とワードカウンタ
８の内容を読み、次の送信データの書込み、書込完了コ
マンドの書込みを行う。以上の動作を繰返し行い、ワー
ドカウンタ８が最終ワードアドレス（第４図中のｎ）ｌ
示すと伝送ワード数設定スイッチ９の内容と一致し、次
のカウント動作の時点でリセットされるとともに、ワー
ドカウンタリセット信号によりｊｌ終ワード送信中であ
ることを示す。
最終ワード送信中での割込みをＣＰＵＩが受付けると、
ＣＰＵ１はステータス回路５から最終ワード送信中であ
ることを察知する。サイクリック伝送の場合は、その割
込みで次サイクルの先頭ワードデータの書込みを行い、
ポーリング伝送の場合は先頭ワードデー、夕の書込みは
しない。ＰＳ変換器２は、先頭ワードデータの書込みが
あった場合には、連続して次サイクルの−ｐｓ変換動作
を続けるが、この書込みがない場合には、ＰＳ状態信信
号−＠５ＴＯＰ”にするととも＜、ｐｓ変換動作を停止
して、次サイクルの先頭ワードデータの書込み、スター
トコマンドの書込みを待つ〇 〔発明が解決しようとする問題点〕 従来のＰＳ変換器は、以上のように伝送ワード数の設定
をスイッチにより行う構成であるため、ＣＰＵの暴走等
によシ伝送ワード数が変化するといった異常が抑制され
る反面、ポーリング伝送時において伝送ワード数をサイ
クル毎に変化させるような動作が不可能となるため、サ
イクルによっては空ワードを送信することとなシ、相手
局は空ワードと判断する機能が必要となル、無駄な受信
処理の時間がかかるという問題と、ＬＳＩ化するＫは、
伝送ワード数設定スイッチと接続するための入力ピンが
必要となり、ＬＳＩパッケージが大型となる去するため
になされたもので、伝送ワード数設定スイッチを、ＰＳ
変換機能の停止にのみ書込み可能としたレジスタに＠き
換えることにより、サイクリック伝送時に拡伝送ワード
数設定をスイッチで行う従来の構成と等価な機能を有す
るとともに、ポーリング伝送時には最終ワード送信完了
後の伝送ワード数の変更を可能とし、さらに小型パッケ
ージのＬＳＩ化を可能とするＰＳ変換器を提供すること
を目的としている。
ＣＰＵ１はステータス回路５から最終ワード送信中であ
ることを察知する。サイクリック伝送の場合は、その割
込みで次サイクルの先頭ワードデータの書込みを行い、
ポーリング伝送の場合は先頭ワードデー、夕の書込みは
しない。ＰＳ変換器２は、先頭ワードデータの書込みが
あった場合には、連続して次サイクルの−ｐｓ変換動作
を続けるが、この書込みがない場合には、ＰＳ状態信信
号−＠５ＴＯＰ”にするととも＜、ｐｓ変換動作を停止
して、次サイクルの先頭ワードデータの書込み、スター
トコマンドの書込みを待つ〇 〔発明が解決しようとする問題点〕 従来のＰＳ変換器は、以上のように伝送ワード数の設定
をスイッチにより行う構成であるため、ＣＰＵの暴走等
によシ伝送ワード数が変化するといった異常が抑制され
る反面、ポーリング伝送時において伝送ワード数をサイ
クル毎に変化させるような動作が不可能となるため、サ
イクルによっては空ワードを送信することとなシ、相手
局は空ワードと判断する機能が必要となル、無駄な受信
処理の時間がかかるという問題と、ＬＳＩ化するＫは、
伝送ワード数設定スイッチと接続するための入力ピンが
必要となり、ＬＳＩパッケージが大型となる去するため
になされたもので、伝送ワード数設定スイッチを、ＰＳ
変換機能の停止にのみ書込み可能としたレジスタに＠き
換えることにより、サイクリック伝送時に拡伝送ワード
数設定をスイッチで行う従来の構成と等価な機能を有す
るとともに、ポーリング伝送時には最終ワード送信完了
後の伝送ワード数の変更を可能とし、さらに小型パッケ
ージのＬＳＩ化を可能とするＰＳ変換器を提供すること
を目的としている。
本発明の並直列変換器は、並直列変換機能の停止中にの
み伝送データを書込み可能とする一方、並直列変換中に
は伝送データを書込み不可能とする伝送ワード数設定レ
ジスタを並直列変換器内に備えた構成である。
み伝送データを書込み可能とする一方、並直列変換中に
は伝送データを書込み不可能とする伝送ワード数設定レ
ジスタを並直列変換器内に備えた構成である。
本実施例においては、伝送ワード数設定レジスタによシ
、中央処理装置の暴走等で伝送ワード数が変化する異常
を防止するとともに１ポ一リング伝送時に伝送ワード数
をサイクル毎の変更を可能とするものである。
、中央処理装置の暴走等で伝送ワード数が変化する異常
を防止するとともに１ポ一リング伝送時に伝送ワード数
をサイクル毎の変更を可能とするものである。
以下、この発明の一実施例ｔ−図について説明する。な
お、従来と同一部分には同一符号を附し重複する説明は
省略する。
お、従来と同一部分には同一符号を附し重複する説明は
省略する。
第１図はこの発明の一実施例を示すブロック図である。
第１図において、２０は本実施例の並直列変換器（以下
、ＰＳ変換器という）、２１はＰＳ変換能の停止中にの
み書込み可能である伝送ワード数設定レジスタ、２２は
この設定レジスタ２１に接続されるデータバス、２３は
ステータス回路５からのｐｓ状態信号、２４は設定レジ
スタ２１への書込みを制御する書込み制御信号である。
、ＰＳ変換器という）、２１はＰＳ変換能の停止中にの
み書込み可能である伝送ワード数設定レジスタ、２２は
この設定レジスタ２１に接続されるデータバス、２３は
ステータス回路５からのｐｓ状態信号、２４は設定レジ
スタ２１への書込みを制御する書込み制御信号である。
また、伝送ワード数設定レジスタ２１は、例えば第２図
に示すよう構成されており、２５−ａ、２５ｂ。
に示すよう構成されており、２５−ａ、２５ｂ。
２５ｅ、２５ｄは伝送ワード数の設定値°をラッチする
ためのＤ型フリップフロップ、２６はＰＳ状態信号２３
と書込み制御信号２４に基づき、Ｄ型フリップフロップ
２５１〜２５ｄへ書込みツクツク信号２Ｔを送出するＮ
ＯＲ回路である。
ためのＤ型フリップフロップ、２６はＰＳ状態信号２３
と書込み制御信号２４に基づき、Ｄ型フリップフロップ
２５１〜２５ｄへ書込みツクツク信号２Ｔを送出するＮ
ＯＲ回路である。
次に動作について説明する。
上記のように構成されたＰＳ変換器２Ｇにおいては、Ｃ
ＰＵ１による先頭ワードのデータの書込み前に、伝送ワ
ード数が伝送ワード数設定レジスタ２１により書込まれ
る。それ以降のｐｓ変換開始から最終ワード送信完了に
至るまでの動作は、従来の構成と同じであるが、１サイ
クル毎に伝送ワード数を変更したいようなポーリング伝
送では、次送信サイクルの送□信開始前に、ＣＰＵＩＫ
よシ再び伝送ワード数が伝送ワード設定レジスタ２１に
より書込む動作が行なわれる。
ＰＵ１による先頭ワードのデータの書込み前に、伝送ワ
ード数が伝送ワード数設定レジスタ２１により書込まれ
る。それ以降のｐｓ変換開始から最終ワード送信完了に
至るまでの動作は、従来の構成と同じであるが、１サイ
クル毎に伝送ワード数を変更したいようなポーリング伝
送では、次送信サイクルの送□信開始前に、ＣＰＵＩＫ
よシ再び伝送ワード数が伝送ワード設定レジスタ２１に
より書込む動作が行なわれる。
一方、伝送ワード設定レジスタ２１の内部では、ｐｓ変
換中にはＣＰＵ １からの書込制御信号２４が有意にな
ってもｐｓ状態信号２３が、“５ＴＡＲＴ”即ち＠Ｈ＃
であるためＮＯＲ素子２６によ、９Ｄ型フリツ７’７ａ
ツブ２５＆〜２５ｄの書込みりαツク２７が出力されな
いが、ＰＳ変換が停止中にはＰｓ状態が’ ５ＴＯＰ
’即ちＬ＃であるため、書込制御信号２４が有意となる
と、書込みりａツク２Ｔが出力され、Ｄ型７リツプフク
ツプ２５ａ〜２５ｄには、データバス２２の内容が書込
まれる。
換中にはＣＰＵ １からの書込制御信号２４が有意にな
ってもｐｓ状態信号２３が、“５ＴＡＲＴ”即ち＠Ｈ＃
であるためＮＯＲ素子２６によ、９Ｄ型フリツ７’７ａ
ツブ２５＆〜２５ｄの書込みりαツク２７が出力されな
いが、ＰＳ変換が停止中にはＰｓ状態が’ ５ＴＯＰ
’即ちＬ＃であるため、書込制御信号２４が有意となる
と、書込みりａツク２Ｔが出力され、Ｄ型７リツプフク
ツプ２５ａ〜２５ｄには、データバス２２の内容が書込
まれる。
したがって、サイクリック伝送時には、伝送ワード数設
定管スイッチ・で行なう従来の構成と同様な機能を有し
、ポーリング伝送時には最終ワード送信完了後の伝送ワ
ード数の変更を可能とすることができる。
定管スイッチ・で行なう従来の構成と同様な機能を有し
、ポーリング伝送時には最終ワード送信完了後の伝送ワ
ード数の変更を可能とすることができる。
なお、上記実施例では、４つのＤ型７リツプ７ａツブか
ら構成した伝送ワード数設定レジスタを使用したＰＳ変
換器を示したが、Ｄ型フリップフロップの数は、最大の
伝送ワード数が設定できる数であれば良い。
ら構成した伝送ワード数設定レジスタを使用したＰＳ変
換器を示したが、Ｄ型フリップフロップの数は、最大の
伝送ワード数が設定できる数であれば良い。
以上のよりに、この発明によれは伝送ワード数の設定を
レジスタによシ構成したので、ポーリング伝送時にはサ
イクル毎のワード数を設定でき、相手局の受信処理の無
駄がなくなる効果がある。
レジスタによシ構成したので、ポーリング伝送時にはサ
イクル毎のワード数を設定でき、相手局の受信処理の無
駄がなくなる効果がある。
また、伝送ワード数設定レジスタの書込み条件にｐｓ状
態信号を加えたことくより、ＣＰＵの暴走、ノイズなど
による伝送ワード数設定レジスタへの異常な書込みを極
力抑制でき、並直列変換器の動作の信頼性を高め得る効
果がある。さらに、並直列変換器１ＬｓＩ化する際には
、従来のように伝送ワード数設定スイッチとの接続ビン
が不用となるため、ＬＳＩのビン数を少くでき、ＬＳＩ
の小型パッケージ化を可能とする効果がある。
態信号を加えたことくより、ＣＰＵの暴走、ノイズなど
による伝送ワード数設定レジスタへの異常な書込みを極
力抑制でき、並直列変換器の動作の信頼性を高め得る効
果がある。さらに、並直列変換器１ＬｓＩ化する際には
、従来のように伝送ワード数設定スイッチとの接続ビン
が不用となるため、ＬＳＩのビン数を少くでき、ＬＳＩ
の小型パッケージ化を可能とする効果がある。
第１図および第２図は本発明による並直列変換器の一実
施例を示し、第１図は並直列変換器のプＣ’／り図、第
２図は伝送ワード数設定レジスタの一回路図、第３図は
従来の並直列変換器のブロック図、第４図は並直列変換
器の動作を示すタイムチャートである。 、 図において、２０は並直列変換器、２１は伝送ワ
ード数設定レジスタである。
施例を示し、第１図は並直列変換器のプＣ’／り図、第
２図は伝送ワード数設定レジスタの一回路図、第３図は
従来の並直列変換器のブロック図、第４図は並直列変換
器の動作を示すタイムチャートである。 、 図において、２０は並直列変換器、２１は伝送ワ
ード数設定レジスタである。
Claims (1)
- 伝送ワード数を設定する設定手段を有する並直列変換器
において、上記設定手段を、並直列変換機能の停止中に
のみ伝送データの書込みを可能とする一方、並直列変換
中には上記書込みを不可能とする伝送ワード数設定レジ
スタにより構成したことを特徴とする並直列変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243441A JPS61123222A (ja) | 1984-11-20 | 1984-11-20 | 並直列変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243441A JPS61123222A (ja) | 1984-11-20 | 1984-11-20 | 並直列変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123222A true JPS61123222A (ja) | 1986-06-11 |
| JPH0150144B2 JPH0150144B2 (ja) | 1989-10-27 |
Family
ID=17103920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243441A Granted JPS61123222A (ja) | 1984-11-20 | 1984-11-20 | 並直列変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123222A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57150034A (en) * | 1981-03-11 | 1982-09-16 | Fujitsu Ltd | Information transfer device |
-
1984
- 1984-11-20 JP JP59243441A patent/JPS61123222A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57150034A (en) * | 1981-03-11 | 1982-09-16 | Fujitsu Ltd | Information transfer device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0150144B2 (ja) | 1989-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |