KR900003664B1 - 모뎀의 제어회로 - Google Patents

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KR900003664B1
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엄윤섭
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삼성전자 주식회사
안시환
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems

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  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Communication Control (AREA)

Abstract

내용 없음.

Description

모뎀의 제어회로
제 1 도는 본 발명의 블록 구성도.
제 2 도는 제 1 도의 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 클럭발생기 2 : 리셋부
3 : 계수기 4,5 : 해독기
6,7 : 래치
30 : 직렬 입출력 콘트롤러(Serial Input/Output (SIO) Controller)
40 : 모뎀
본 발명은 통신분야에 필수적으로 사용되는 회로로서 전화선을 사용하는 통신기기에 적용가능한 모뎀의 제어회로에 관한 것이다.
종래의 모뎀 제어회로에 있어서, 프로그램을 추가하거나 수정할 경우에는 메모리 영역의 한계로 인해 하드웨어의 구조를 변경하는 방법밖에 없었다. 또한, 내부 램(RAM)을 사용할 경우, 약 120개 정도의 램이 설치되어야 하기 때문에 데이타를 블록전송할시 데이타 블록을 메모리에 축적시켜 놓지않았다. 따라서, 데이타 블록을 수신하는 즉시 변환시켜야 하므로 에러(error)를 검사할수 없을 뿐만아니라 중앙처리장치(CPU)의 포트(Port)가 주변회로를 직접 제어하므로 프로그램의 추가나 수정시에는 근본적으로 CPU의 개입을 필요로 하였다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 내부 메모리 대신에 외부 메모리를 사용하여 프로그램의 수정시 하드웨어 구조의 수정을 가급적 피하고 소프트웨어적으로 하였으며, 데이타의 블록전송시에 데이타블록을 메모리에 축적시켜놓고 데이타블록을 모두 받은 다음에 데이타를 압축시켜 전송하고 데이타 블록내에서 체크섬(check sum)을 통하여 에러를 검사하며 어드레스 해독기로 주변회로를 제어토록한 모뎀의 제어회로를 제공하는데 그 목적이 있다.
본 발명은 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제 1 도는 본 발명의 블록구성도로서 이에 도시한 바와 같이 클럭발생부(10)가 연결된 리셋 및 클럭분주회로부(20)의 출력단에는 중앙처리장치(CPU)의 리셋단자
Figure kpo00001
, 논마스커블 인터럽트단자
Figure kpo00002
및 직렬입출력 콘트롤러(Serial Input/Output(SIO)Controller)(30)의 리셋단자
Figure kpo00003
를 각각 연결하고, 클럭발생부(10)의 출력단을 SIO콘트롤러(30)의 클럭단자
Figure kpo00004
에 연결하며, 상기의 중앙처리장치(CPU)에는 어드레스해독부(50), 외부롬(ROM), 외부램(RAM), 및 SIO콘트롤러(30)를 연결하되, 상기 어드레스해독부(50)의 출력단을 외부롬(ROM), 외부랭(RAM), 모뎀(40) 및 래치부(60)에 연결하고, 상기 래치부(60)의 출력단을 중앙처리장치(CPU)에 연결하며 상기 SIO콘트롤러(30)에는 모뎀(40)을 연결하여서 구성한것으로 이를 제 2 도에 의해 보다 상세히 설명한다.
제 2 도는 제 1 도의 상세회로도로서 이에 도시한 바와 같이 클럭발생기(1) 디플립플롭(FF1), 이피롬(EPROM)으로 구성된 클럭발생부(10)가 연결된 리셋부(2), 디플립 플롭(FF2)(FF3)(FF4), 계수기(3) 및 인버터(I1)로된 리셋 및 클럭분주회로부(20)의 내부에 구성된 디플립플롭(FF2)의 출력단에는 중앙처리장치(CPU)와 SIO콘트롤(30)의 리셋단자
Figure kpo00005
를각각연결하고, 디플립플롬(FF4)의 출력단에는 중앙처리장치(CPU)의 논마스커플 인터럽트단자
Figure kpo00006
를 연결하며 계수기(3)의 출력단에 연결되어 스윗치(S0)(S1)(S2)의 제어에 따라 수신클럭신호와 전송클럭신호를 발생시키는 이피롬(EPROM)의 출력단을 SIO콘트롤러(30)의 수신클럭단자
Figure kpo00007
와 전송클럭단자
Figure kpo00008
에 연결하고 클럭발생부(10)의 내부에 구성된 디플립플롬(FF1)의 출력단에는 중앙 처리장치(CPU)의 입력단자(XTAL)와 SIO콘트롤러(30)의 클럭단자
Figure kpo00009
를 연결하며 상기 중앙처리장치(CPU)에는 앤드게이트(A)인버터(I2), 낸드게이트(N) 및 해독기(4)(5)로 구성된 어드레스해독부(50), 외부롬(ROM), 외부램(RAM) 및 SIO콘트롤러(30)를 연결하되, 상기 어드레스해독부(50)의 내부에 구성된 해독기(4)의 출력단을 외부롬(ROM), 외부램(RAM) 및 모뎀(40)과 연결하고, 해독기(50)의 출력단을 래치부(60)를 구성하는 래치(6)(7)의 각각의 칩인에이블단자
Figure kpo00010
에 연결하고 상기 래치부(60)의 내부에 구성된 래치(6)(7)의 출력단을 중앙처리장치(CPU)에 각각 연결하며 상기 SIO콘트롤러(30)에는 모뎀(40)을 연결하여서 구성한 것인바, 제 2 도를 참조하여 본 발명의 작동을 설명하면 다음과 같다.
리셋 및 클럭분주회로부(20)의 내부에 구성된 리셋부(2)에서 리셋신호를 만들어 디플립플롭(FF2)의 클리어단자
Figure kpo00011
에 입력하여 처음에만 디플립플롭(FF2)의 클리어단자
Figure kpo00012
를 이용하여 디플립플롭(FF2)의 출력(Q)을 로우상태로 하여 중앙처리장치(CPU)와 SIO콘트롤러(30)의 리셋단자
Figure kpo00013
에 각각 입력시킨다. 이러한 상태의 동작시키는 클리어단자(CLR)가 인버터(I1)의 출력단에 연결된 계수기(3)의 클럭동기에 따른다. 그후 디플립플롭(FF2)의 입력(D)이 +5V와 연결되어 있기 때문에 디플립플롭(FF2)은 하이상태를 유지하므로 리셋신호단자
Figure kpo00014
에서는 하이상태의 리셋신호를 수신한다.
한편, 클럭발생부(10)의 내부에 구성된 클럭발생기(1)에서 발생된 클럭신호는 디플립플롭(FF1)의 클럭단자(CLK)로 입력되어 디플립플롭(FF1)에서 2분주한 다음 계수기(3)의 클럭단자(CLK)와 중앙처리장치(CPU)의 입력단자(XTAL) 및 SIO콘트롤러(30)의 클럭단자
Figure kpo00015
에 입력된다. 계수기(3)는 2분주한 신호를 출력단자(Q0)를 통해 디플립플롭(FF2)과 디플립플롭(FF3)의 클럭단자(CLK)로 공급함과 동시에 출력단자(Q1),(Q2),(Q3)를 통해 각각 4분주, 8분주, 16분주한 클럭신호를 이피롬(EPROM)에 입력시킨다.
디플립플롭(FF3)이 계수기(3)로부터 클럭신호를 받아 2분주하여 디플립플롭(FF4)의 클럭단자(CLK)로입력시키면 디플립플롭(FF4)은 입력된 클럭신호를 다시 2분주한 다음 출력단자(Q)를 통해 중앙처리장치(CPU)의 논마스커블 인터럽트단자
Figure kpo00016
에 입력시킨다.
이피롬(EPROM)은 계수기(3)에서 출력된 4분주, 8분주, 16분주된 클럭신호를 받아 스위치(S0),(S1),(S2)의 제어에 따라 수신클럭신호와 전송클럭신호를 만들어 SIO콘트롤러(30)의 수신클럭단자
Figure kpo00017
와 전송클럭 단자
Figure kpo00018
에 공급한다.
CPU는 어드레스버스(A0-A15)와 데이타버스(D0-D7)에 연결된 외부롬(ROM)과 외부램(RAM)을 통해 프로그램을 수행하며 SIO콘트롤러(30)와 직렬전송을 실시한다. 또한, 중앙처리장치(CPU)는 라이트단자
Figure kpo00019
와 리드단자(RD)를 통해 각각의 라이트신호 및 리드신호를 외부롬(ROM), 외부램(RAM) 및 SIO콘트롤러(30)에 제공하여 이들은 제어하며, 메모리 요청단자
Figure kpo00020
로서 해독기(4)의 선택단자(SO)를 통해 해독기(4)를 제어한다.
어드레스해독부(50)의 내부에(구성된 해독기(4)는 하이상태의 어드레스신호(A13-A15)를 해독한 다음 출력단자(Q4)를 통해 인버터(I2)의 신호와 리셋부(2)에서 발생된 신호에 의해 동작하는 낸드게이트(N)를 경유하여 외부램(RAM)의 칩인에이블단자
Figure kpo00021
로서 외부램(RAM)을 제어한다. 또한, 해독기(4)는 출력 단자(Q3,Q2)로써 모뎀칩을 제어하고, 그의 출력단자(Q1,Q0)는 앤드게이트(A)를 통해 외부롬(ROM)의 인에이블단자(CE)로써 외부롬(ROM)을 제어한다. 한편 어드레스해독부(50)의 내부에 구성된 해독기(5)는 로우상태의 어드레스신호(A0-A2)를 해독한 다음 제어신호 래치부(60)의 내부에 구성된 래치(6)(7)의 칩인에이블단자
Figure kpo00022
로써 래치(6)(7)를 제어한다. 이때 제어신호 래치부(60)의 내부에 구성된 래치(6)와 래치(7)는 각각 딥스위치(Dip switch)(SW1)(SW2)의 신호를 받아 그의 출력을 데이타버스(D0-D7)를 경유하여 중앙처리장치(CPU)가 제어상태를 검사할 수 있게 함에 따라, 중앙처리장치(CPU)는 SIO콘트롤러(30)에 어드레스신호(A0-A1)를 입력시켜 SIO콘트롤러(30)가 모뎀(40)에 제어신호를 전송하도록 한다.
이와 같이 동작되는 본 발명은 중앙처리장치(CPU)에 외부메모리(ROM)(RAM)를 연결하고, 상기의 메모리에 어드레스 해독기(4)(5)를 연결하여 상기 해독기가 주변회로를 제어함에 따라 프로그램의 수정이 많은 경우 하드웨어의 구조를 변경시키지 않고서도 모뎀을 효과적으로 제어할 수 있는 효과가 있다.

Claims (1)

  1. 클럭발생기(1), 디플립플롭(FF1), 이피롬(EPROM) 으로 구성된 클럭 발생부(10)가 연결된 리셋부(2), 디플립플롭(FF2)(FF3)(FF4), 계수기(3) 및 인버터(I1)로된 리셋 및 클럭분주회로부(20)의 내부에 구성된 디플립플롭(FF2)의 출력단에는 중앙처리장치(CPU)와 SIO콘트롤러(30)의 리셋단자
    Figure kpo00023
    를 각각 연결하고, 디플립플롭(FF4)의 출력단에는 중앙처리장치(CPU)의 논마스커블 인터럽트단자
    Figure kpo00024
    를 연결하며 계수기(3)의 출력단에 연결되어 스위치(S0)(S1)(S2)의 제어에 따라 수신클럭신호와 전송클럭신호를 발생시키는 이피롬(EPROM)의 출력단을 SIO콘트롤러 (30)의 수신클럭 단자
    Figure kpo00025
    와 전송클럭 단자
    Figure kpo00026
    에 연결하고 상기 클럭발생부(10)의 내부에 구성된 디플립플롭(FF1)의 출력단에는 중앙처리장치(CPU)의 입력단자(XTAL) 및 SIO콘트롤러(30)의 클럭단자
    Figure kpo00027
    를 연결하며 상기 중앙처러장치(CPU)에는 앤드게이트(A), 인버터(I2), 낸드게이트(N) 및 해독기(4)(5)로 구성된 어드레스해독부(50), 외부롬(ROM), 외부램(RAM) 및 SIO콘트롤러(30)를 연결하되, 상기 어드레스해독부(50)의 내부에 구성된 해독부(4)의 출력단을 외부롬(ROM), 외부램(RAM) 및 모뎀(40)과 연결하고, 해독기(5)의 출력단을 래치부(60)를 구성하는 래치(6)(7)의 각각의 칩인에이블단자
    Figure kpo00028
    에 연결하며, 상기 래치부(60)의 출력단을 중앙처리장치(CPU)에 연결하고 상기 SIO콘트롤러(30)를 모뎀(40)과 연결하여서 구성됨을 특징으로 하는 모뎀의 제어회로.
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