JP3132035B2 - インターフェース回路 - Google Patents
インターフェース回路Info
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- JP3132035B2 JP3132035B2 JP03097046A JP9704691A JP3132035B2 JP 3132035 B2 JP3132035 B2 JP 3132035B2 JP 03097046 A JP03097046 A JP 03097046A JP 9704691 A JP9704691 A JP 9704691A JP 3132035 B2 JP3132035 B2 JP 3132035B2
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
と表示制御回路等の周辺回路とのインターフェースに関
するものである。
と表示制御回路等の周辺回路とのインターフェースに関
するものである。
【０００２】
【従来の技術】近年、ＬＳＩの発達により表示制御回路
やメモリ制御回路などのマイクロコンピュータの周辺回
路は１チップ化されマイクロコンピュータとはアドレス
バス，データバス，制御信号等でインターフェースされ
コンパクトな構成となっている。以下図６を参照しなが
らマイクロコンピュータとその周辺回路とのインターフ
ェース回路について説明する。
やメモリ制御回路などのマイクロコンピュータの周辺回
路は１チップ化されマイクロコンピュータとはアドレス
バス，データバス，制御信号等でインターフェースされ
コンパクトな構成となっている。以下図６を参照しなが
らマイクロコンピュータとその周辺回路とのインターフ
ェース回路について説明する。
【０００３】図において、３０は制御部で、マイクロコ
ンピュータにより制御される表示制御回路やメモリ制御
回路で構成されるものである。３１はレジスタ部で、フ
リップフロップ等で構成されマイクロコンピュータのデ
ータバスを介して設定される制御部３０への設定データ
をラッチするもである。３２は周辺回路で、上記制御部
３０とレジスタ部３１により構成される。３３はアドレ
スデコード部で、マイクロコンピュータのアドレスバス
８ビットを入力しその内容をデコードするものである。
３４はラッチ信号発生部で、マイクロコンピュータから
の制御信号の１つであるライト信号入力しアドレスデコ
ード部３３からの各アドレスデコード信号でゲートをか
けレジスタ部３１への各ラッチ信号を発生するものであ
る。３５はインターフェース回路で、上記アドレスデコ
ード部３３とラッチ信号発生部３４により構成される。
ンピュータにより制御される表示制御回路やメモリ制御
回路で構成されるものである。３１はレジスタ部で、フ
リップフロップ等で構成されマイクロコンピュータのデ
ータバスを介して設定される制御部３０への設定データ
をラッチするもである。３２は周辺回路で、上記制御部
３０とレジスタ部３１により構成される。３３はアドレ
スデコード部で、マイクロコンピュータのアドレスバス
８ビットを入力しその内容をデコードするものである。
３４はラッチ信号発生部で、マイクロコンピュータから
の制御信号の１つであるライト信号入力しアドレスデコ
ード部３３からの各アドレスデコード信号でゲートをか
けレジスタ部３１への各ラッチ信号を発生するものであ
る。３５はインターフェース回路で、上記アドレスデコ
ード部３３とラッチ信号発生部３４により構成される。
【０００４】
【発明が解決しようとする課題】このように従来のイン
ターフェース回路３５ではマイクロコンピュータとの接
続がアドレスバス，データバス及び制御信号で行われる
ため下記の場合に問題が生じる。つまり従来のインター
フェース回路３５は接続するマイクロコンピュータとし
てメモリ，Ｉ／Ｏポート等が内蔵されていないマルチチ
ップタイプのものを前提としているのである。しかし現
在ではＬＳＩの集積度が向上しメモリ，Ｉ／Ｏポートが
内蔵された１チップタイプのマイクロコンピュータも多
く市場に出されておりこれら１チップタイプのマイクロ
コンピュータの多くは外付けメモリによるメモリ拡張に
対応するためにＩ／Ｏポートとアドレスバス，データバ
ス，制御信号を共用ピンとし、用途により両者を切り換
えて使用できるようになっているのである。従って１チ
ップタイプのマイクロコンピュータとそれにつなぐ周辺
回路とがアドレスバス，データバス，制御信号で接続さ
れる上記従来のインターフェース回路の場合にはマイク
ロコンピュータに内蔵されるほとんどのＩ／Ｏポートが
つぶされてしまうため別途外付けにＩ／Ｏ拡張をしなけ
ればならなくなるという課題を有するものである。
ターフェース回路３５ではマイクロコンピュータとの接
続がアドレスバス，データバス及び制御信号で行われる
ため下記の場合に問題が生じる。つまり従来のインター
フェース回路３５は接続するマイクロコンピュータとし
てメモリ，Ｉ／Ｏポート等が内蔵されていないマルチチ
ップタイプのものを前提としているのである。しかし現
在ではＬＳＩの集積度が向上しメモリ，Ｉ／Ｏポートが
内蔵された１チップタイプのマイクロコンピュータも多
く市場に出されておりこれら１チップタイプのマイクロ
コンピュータの多くは外付けメモリによるメモリ拡張に
対応するためにＩ／Ｏポートとアドレスバス，データバ
ス，制御信号を共用ピンとし、用途により両者を切り換
えて使用できるようになっているのである。従って１チ
ップタイプのマイクロコンピュータとそれにつなぐ周辺
回路とがアドレスバス，データバス，制御信号で接続さ
れる上記従来のインターフェース回路の場合にはマイク
ロコンピュータに内蔵されるほとんどのＩ／Ｏポートが
つぶされてしまうため別途外付けにＩ／Ｏ拡張をしなけ
ればならなくなるという課題を有するものである。
【０００５】本発明は上記従来の課題を解決するもので
１チップタイプのマイクロコンピュータと接続するとき
にもその内蔵Ｉ／Ｏポートをつぶすことないインターフ
ェース回路を提供するものである。
１チップタイプのマイクロコンピュータと接続するとき
にもその内蔵Ｉ／Ｏポートをつぶすことないインターフ
ェース回路を提供するものである。
【０００６】
【課題を解決するための手段】本発明のインターフェー
ス回路はマイクロコンピュータのアドレスバスの内容を
デコードする第１アドレスデコード部と、マイクロコン
ピュータからのライト信号を前記第１アドレスデコード
部からの各アドレスデコード信号でゲートをかけレジス
タのラッチ信号を発生する第１ラッチ信号発生部と、フ
リップフロップの直列接続で構成され３線シリアルバス
（シリアルクロック，シリアルデータ，ロードパルス）
のシリアルクロックに同期して順次シリアルデータライ
ンのデータをラッチしシフトするデータ用シフトレジス
タ部と、前記データ用シフトレジスタ部と同様にフリッ
プフロップの直列接続で構成されシリアルクロックに同
期して前記データ用シフトレジスタ部の最終段のフリッ
プフロップの出力を順次ラッチしシフトするアドレス用
シフトレジスタ部と、前記アドレス用シフトレジスタ部
の各フリップフロップの出力（パラレルデータ）をデコ
ードする第２アドレスデコード部と、前記３線シリアル
バスのロードパルスを前記第２アドレスデコード部から
の各アドレスデコード信号でゲートをかけレジスタへの
ラッチ信号を発生する第２ラッチ信号発生部と、前記第
１ラッチ信号発生部及び前記第２ラッチ信号発生部から
の各ラッチ信号を各々合成してレジスタへの最終のラッ
チ信号を出力するラッチ信号合成部と、切り替え信号に
よりマイクロコンピュータからのデータバスのデータと
前記データ用シフトレジスタ部の各フリップフロップの
出力（パラレルデータ）を切り換えてレジスタへの最終
のデータとして出力するデータ切り替え部とにより構成
したことを特徴とする。
ス回路はマイクロコンピュータのアドレスバスの内容を
デコードする第１アドレスデコード部と、マイクロコン
ピュータからのライト信号を前記第１アドレスデコード
部からの各アドレスデコード信号でゲートをかけレジス
タのラッチ信号を発生する第１ラッチ信号発生部と、フ
リップフロップの直列接続で構成され３線シリアルバス
（シリアルクロック，シリアルデータ，ロードパルス）
のシリアルクロックに同期して順次シリアルデータライ
ンのデータをラッチしシフトするデータ用シフトレジス
タ部と、前記データ用シフトレジスタ部と同様にフリッ
プフロップの直列接続で構成されシリアルクロックに同
期して前記データ用シフトレジスタ部の最終段のフリッ
プフロップの出力を順次ラッチしシフトするアドレス用
シフトレジスタ部と、前記アドレス用シフトレジスタ部
の各フリップフロップの出力（パラレルデータ）をデコ
ードする第２アドレスデコード部と、前記３線シリアル
バスのロードパルスを前記第２アドレスデコード部から
の各アドレスデコード信号でゲートをかけレジスタへの
ラッチ信号を発生する第２ラッチ信号発生部と、前記第
１ラッチ信号発生部及び前記第２ラッチ信号発生部から
の各ラッチ信号を各々合成してレジスタへの最終のラッ
チ信号を出力するラッチ信号合成部と、切り替え信号に
よりマイクロコンピュータからのデータバスのデータと
前記データ用シフトレジスタ部の各フリップフロップの
出力（パラレルデータ）を切り換えてレジスタへの最終
のデータとして出力するデータ切り替え部とにより構成
したことを特徴とする。
【０００７】また本発明はフリップフロップの直列接続
で構成され３線シリアルバス（シリアルクロック，シリ
アルデータ，ロードパルス）のシリアルクロックに同期
して順次シリアルデータラインのデータをラッチしシフ
トするデータ用シフトレジスタ部と、前記データ用シフ
トレジスタ部と同様にフリップフロップの直列接続で構
成されシリアルクロックに同期して前記データ用シフト
レジスタ部の最終段のフリップフロップの出力を順次ラ
ッチしシフトするアドレス用シフトレジスタ部と、切り
替え信号により前記アドレス用シフトレジスタ部の各フ
リップフロップの出力（パラレルデータ）とマイクロコ
ンピュータのアドレスバスとを切り換えるアドレス切り
替え部と、切り替え信号により前記データ用シフトレジ
スタ部の各フリップフロップの出力（パラレルデータ）
とマイクロコンピュータのデータバスとを切り換えるデ
ータ切り替え部と、切り替え信号により３線シリアルバ
スのロードパルスとマイクロコンピュータからのライト
信号とを切り換えるラッチパルス切り替え部と、前記ア
ドレス切り替え部からのアドレス情報をデコードするア
ドレスデコード部と、前記ラッチパルス切り替え部から
のラッチパルスを前記アドレスデコード部からの各アド
レスデコード信号でゲートをかけレジスタのラッチ信号
を発生するラッチ信号発生部とにより構成したことを特
徴とする。
で構成され３線シリアルバス（シリアルクロック，シリ
アルデータ，ロードパルス）のシリアルクロックに同期
して順次シリアルデータラインのデータをラッチしシフ
トするデータ用シフトレジスタ部と、前記データ用シフ
トレジスタ部と同様にフリップフロップの直列接続で構
成されシリアルクロックに同期して前記データ用シフト
レジスタ部の最終段のフリップフロップの出力を順次ラ
ッチしシフトするアドレス用シフトレジスタ部と、切り
替え信号により前記アドレス用シフトレジスタ部の各フ
リップフロップの出力（パラレルデータ）とマイクロコ
ンピュータのアドレスバスとを切り換えるアドレス切り
替え部と、切り替え信号により前記データ用シフトレジ
スタ部の各フリップフロップの出力（パラレルデータ）
とマイクロコンピュータのデータバスとを切り換えるデ
ータ切り替え部と、切り替え信号により３線シリアルバ
スのロードパルスとマイクロコンピュータからのライト
信号とを切り換えるラッチパルス切り替え部と、前記ア
ドレス切り替え部からのアドレス情報をデコードするア
ドレスデコード部と、前記ラッチパルス切り替え部から
のラッチパルスを前記アドレスデコード部からの各アド
レスデコード信号でゲートをかけレジスタのラッチ信号
を発生するラッチ信号発生部とにより構成したことを特
徴とする。
【０００８】さらに本発明はフリップフロップの直列接
続で構成され２線シリアルバス（シリアルクロック，シ
リアルデータ）のシリアルクロックに同期して順次シリ
アルデータラインのデータをラッチしシフトするデータ
用シフトレジスタ部と、前記データ用シフトレジスタ部
と同様にフリップフロップの直列接続で構成されシリア
ルクロックに同期して前記データ用シフトレジスタ部の
最終段のフリップフロップの出力を順次ラッチしシフト
するアドレス用シフトレジスタ部と、シリアルクロック
のクロック数をカウントするカウンタ部と、前記カウン
タ部のカウンタ値と受信すべきデータのデータ数とを比
較し一致している時に一致信号を出力する比較部と、前
記比較部からの一致信号を周辺回路の基本動作クロック
でサンプリング、微分しその微分パルスをロードパルス
として出力するロードパルス発生部と、切り替え信号に
より前記アドレス用シフトレジスタ部の各フリップフロ
ップの出力（パラレルデータ）とマイクロコンピュータ
のアドレスバスとを切り換えるアドレス切り替え部と、
切り替え信号により前記データ用シフトレジスタ部の各
フリップフロップの出力（パラレルデータ）とマイクロ
コンピュータのデータバスとを切り換えるデータ切り替
え部と、切り替え信号により前記ロードパルス発生部か
らのロードパルスとマイクロコンピュータからのライト
信号とを切り換えるラッチパルス切り替え部と、前記ア
ドレス切り替え部からのアドレス情報をデコードするア
ドレスデコード部と、前記ラッチパルス切り替え部から
のラッチパルスを前記アドレスデコード部からの各アド
レスデコード信号でゲートをかけレジスタのラッチ信号
を発生するラッチ信号発生部とにより構成したことを特
徴とする。
続で構成され２線シリアルバス（シリアルクロック，シ
リアルデータ）のシリアルクロックに同期して順次シリ
アルデータラインのデータをラッチしシフトするデータ
用シフトレジスタ部と、前記データ用シフトレジスタ部
と同様にフリップフロップの直列接続で構成されシリア
ルクロックに同期して前記データ用シフトレジスタ部の
最終段のフリップフロップの出力を順次ラッチしシフト
するアドレス用シフトレジスタ部と、シリアルクロック
のクロック数をカウントするカウンタ部と、前記カウン
タ部のカウンタ値と受信すべきデータのデータ数とを比
較し一致している時に一致信号を出力する比較部と、前
記比較部からの一致信号を周辺回路の基本動作クロック
でサンプリング、微分しその微分パルスをロードパルス
として出力するロードパルス発生部と、切り替え信号に
より前記アドレス用シフトレジスタ部の各フリップフロ
ップの出力（パラレルデータ）とマイクロコンピュータ
のアドレスバスとを切り換えるアドレス切り替え部と、
切り替え信号により前記データ用シフトレジスタ部の各
フリップフロップの出力（パラレルデータ）とマイクロ
コンピュータのデータバスとを切り換えるデータ切り替
え部と、切り替え信号により前記ロードパルス発生部か
らのロードパルスとマイクロコンピュータからのライト
信号とを切り換えるラッチパルス切り替え部と、前記ア
ドレス切り替え部からのアドレス情報をデコードするア
ドレスデコード部と、前記ラッチパルス切り替え部から
のラッチパルスを前記アドレスデコード部からの各アド
レスデコード信号でゲートをかけレジスタのラッチ信号
を発生するラッチ信号発生部とにより構成したことを特
徴とする。
【０００９】
【作用】本発明のインターフェース回路によれば、マル
チチップタイプのマイクロコンピュータの場合にはアド
レスバス、データバス及び制御信号で、１チップタイプ
のマイクロコンピュータの場合には３線シリアルバスで
周辺回路とインターフェースすることができるので１チ
ップタイプのマイクロコンピュータの内蔵Ｉ／Ｏポート
の大半はそのままＩ／Ｏポートとして使用することがで
きるのである。
チチップタイプのマイクロコンピュータの場合にはアド
レスバス、データバス及び制御信号で、１チップタイプ
のマイクロコンピュータの場合には３線シリアルバスで
周辺回路とインターフェースすることができるので１チ
ップタイプのマイクロコンピュータの内蔵Ｉ／Ｏポート
の大半はそのままＩ／Ｏポートとして使用することがで
きるのである。
【００１０】また本発明のインターフェース回路はアド
レスバス，データバス及び制御信号でインターフェース
された時と、３線シリアルバスでインターフェースされ
た時のアドレスデコード部及びラッチ信号発生部を共用
しているのでインターフェース回路の回路規模をコンパ
クトにできコストダウンができるのである。
レスバス，データバス及び制御信号でインターフェース
された時と、３線シリアルバスでインターフェースされ
た時のアドレスデコード部及びラッチ信号発生部を共用
しているのでインターフェース回路の回路規模をコンパ
クトにできコストダウンができるのである。
【００１１】さらに本発明のインターフェース回路は１
チップタイプのマイクロコンピュータの場合には２線シ
リアルバスで周辺回路とインターフェースすることがで
きるので１チップタイプのマイクロコンピュータの内蔵
Ｉ／ＯポートのうちそのままＩ／Ｏポートとして使用で
きるポート数がさらに増えるのである。
チップタイプのマイクロコンピュータの場合には２線シ
リアルバスで周辺回路とインターフェースすることがで
きるので１チップタイプのマイクロコンピュータの内蔵
Ｉ／ＯポートのうちそのままＩ／Ｏポートとして使用で
きるポート数がさらに増えるのである。
【００１２】
【実施例】以下に、本発明のインターフェース回路の第
１の実施例について図１から図２を用いて説明する。図
において１３は３線シリアルバスでシリアルデータ，シ
リアルクロック，ロードパルスの３線で構成され、１４
は切り替え信号でアドレスバス，データバス，制御信号
（ライト信号）によるインターフェースと３線シリアル
バスによるインターフェースとを切り換えるものであ
る。１は制御部で、マイクロコンピュータにより制御さ
れる表示制御回路やメモリ制御回路で構成されるもので
ある。２はレジスタ部で、フリップフロップ等で構成さ
れマイクロコンピュータから設定される制御部１への設
定データをラッチするものである。３は周辺回路で、上
記制御部１とレジスタ部２により構成される。４は第１
アドレスデコード部で、マイクロコンピュータのアドレ
スバス８ビットの内容をデコードするものである。５は
第１ラッチ信号発生部で、マイクロコンピュータからの
ライト信号を第１アドレスデコード部４からの各アドレ
スデコード信号でゲートをかけレジスタ部２への各ラッ
チ信号を発生するものである。６はデータ用シフトレジ
スタ部で、フリップフロップを直列接続して構成され、
３線シリアルバス１３のシリアルクロックに同期して順
次シリアルデータラインのデータをラッチしシフトして
各フリップフロップの出力を取り出しレジスタ部２へ設
定するデータとして形成するものである。７はアドレス
用シフトレジスタ部で、フリップフロップを直列接続し
て構成され、データ用シフトレジスタ部６の最終段のフ
リップフロップの出力を入力し３線シリアルバス１３の
シリアルクロックに同期してデータを順次ラッチしシフ
トして各フリップフロップの出力を取り出しレジスタ部
２の各レジスタアドレスとして形成するものである。８
は第２アドレスデコード部で、アドレス用シフトレジス
タ部７からの８ビットアドレスの内容をデコードするも
のである。９は第２ラッチ信号発生部で３線シリアルバ
ス１３のロードパルスを第２アドレスデコード部８から
の各アドレスデコード信号でゲートをかけレジスタ部２
への各ラッチ信号を発生するものである。１０はラッチ
信号合成部で、第１ラッチ信号発生部５及び第２ラッチ
信号発生部９からの各ラッチ信号を各々合成してレジス
タ部２への最終のラッチ信号を出力するものである。１
１はデータ切り替え部で、マイクロコンピュータからの
データバスのデータとデータ用シフトレジスタ部６から
のデータを切り替え信号１４により切り換えてレジスタ
部２への最終のデータを出力するものである。１２はイ
ンターフェース回路で、上記第１アドレスデコード部
４，第１ラッチ信号発生部５，データ用シフトレジスタ
部６，アドレス用シフトレジスタ部７，第２アドレスデ
コード部８，第２ラッチ信号発生部９，ラッチ信号発生
部１０，データ切り替え部１１により構成される。
１の実施例について図１から図２を用いて説明する。図
において１３は３線シリアルバスでシリアルデータ，シ
リアルクロック，ロードパルスの３線で構成され、１４
は切り替え信号でアドレスバス，データバス，制御信号
（ライト信号）によるインターフェースと３線シリアル
バスによるインターフェースとを切り換えるものであ
る。１は制御部で、マイクロコンピュータにより制御さ
れる表示制御回路やメモリ制御回路で構成されるもので
ある。２はレジスタ部で、フリップフロップ等で構成さ
れマイクロコンピュータから設定される制御部１への設
定データをラッチするものである。３は周辺回路で、上
記制御部１とレジスタ部２により構成される。４は第１
アドレスデコード部で、マイクロコンピュータのアドレ
スバス８ビットの内容をデコードするものである。５は
第１ラッチ信号発生部で、マイクロコンピュータからの
ライト信号を第１アドレスデコード部４からの各アドレ
スデコード信号でゲートをかけレジスタ部２への各ラッ
チ信号を発生するものである。６はデータ用シフトレジ
スタ部で、フリップフロップを直列接続して構成され、
３線シリアルバス１３のシリアルクロックに同期して順
次シリアルデータラインのデータをラッチしシフトして
各フリップフロップの出力を取り出しレジスタ部２へ設
定するデータとして形成するものである。７はアドレス
用シフトレジスタ部で、フリップフロップを直列接続し
て構成され、データ用シフトレジスタ部６の最終段のフ
リップフロップの出力を入力し３線シリアルバス１３の
シリアルクロックに同期してデータを順次ラッチしシフ
トして各フリップフロップの出力を取り出しレジスタ部
２の各レジスタアドレスとして形成するものである。８
は第２アドレスデコード部で、アドレス用シフトレジス
タ部７からの８ビットアドレスの内容をデコードするも
のである。９は第２ラッチ信号発生部で３線シリアルバ
ス１３のロードパルスを第２アドレスデコード部８から
の各アドレスデコード信号でゲートをかけレジスタ部２
への各ラッチ信号を発生するものである。１０はラッチ
信号合成部で、第１ラッチ信号発生部５及び第２ラッチ
信号発生部９からの各ラッチ信号を各々合成してレジス
タ部２への最終のラッチ信号を出力するものである。１
１はデータ切り替え部で、マイクロコンピュータからの
データバスのデータとデータ用シフトレジスタ部６から
のデータを切り替え信号１４により切り換えてレジスタ
部２への最終のデータを出力するものである。１２はイ
ンターフェース回路で、上記第１アドレスデコード部
４，第１ラッチ信号発生部５，データ用シフトレジスタ
部６，アドレス用シフトレジスタ部７，第２アドレスデ
コード部８，第２ラッチ信号発生部９，ラッチ信号発生
部１０，データ切り替え部１１により構成される。
【００１３】ここで３線シリアルバス１３の内容につい
て図２を参考に説明を加える。データを送信する場合シ
リアルクロックの立ち下がりに同期してシリアルデータ
ラインにデータが出力され最後のデータを出力後にロー
ドパルスを出力するというフォーマットでデータ伝送が
行われる。従って受信側ではシリアルクロックの立ち上
がりでシリアルデータラインのデータをラッチすること
となる。ここでデータの送出順はレジスタアドレス情報
のＬＳＢ（アドレス０）が最初に出力され最後にレジス
タデータ情報のＭＳＢが出力されるのである。
て図２を参考に説明を加える。データを送信する場合シ
リアルクロックの立ち下がりに同期してシリアルデータ
ラインにデータが出力され最後のデータを出力後にロー
ドパルスを出力するというフォーマットでデータ伝送が
行われる。従って受信側ではシリアルクロックの立ち上
がりでシリアルデータラインのデータをラッチすること
となる。ここでデータの送出順はレジスタアドレス情報
のＬＳＢ（アドレス０）が最初に出力され最後にレジス
タデータ情報のＭＳＢが出力されるのである。
【００１４】次に以上のように構成された周辺回路３及
びインターフェース回路１２についてその動作を説明す
る。制御部１を制御するためにレジスタ部２のレジスタ
０へデータを設定するときを例に説明する。まずアドレ
スバス，データバス，ライト信号を使用したインターフ
ェースの場合はマイクロコンピュータからはそのアドレ
ス空間上のレジスタ０が配置されたアドレスをアドレス
バス上に、レジスタ０への設定データをデータバス上に
それぞれ出力し、ライト信号がアクティブになる。第１
アドレスデコード部４ではアドレスバスの内容をデコー
ドし１ＡＤ０がアクティブとなり、第１ラッチ信号発生
部５でのライト信号は１ＡＤ０のゲートが開かれ１Ｌ０
のみがアクティブとなりラッチ信号合成部１０を介して
最終のラッチ信号ＬＡ０となってレジスタ部２のレジス
タ０にデータ切り替え部１１で切り替わったデータバス
上のデータがラッチされるのである。次に３線シリアル
バスを使用したインターフェースの場合は、マイクロコ
ンピュータからはシリアルクロックに同期してレジスタ
０のアドレスデータ，設定データの順にシリアルデータ
ラインに順次データが出力され最後にロードパルスが出
力される。第２アドレスデコード部８ではアドレス用シ
フトレジスタ部７からの出力の内容をデコードし２ＡＤ
０がアクティブとなり、第２ラッチ信号発生部９でのロ
ードパルスは２ＡＤ０のゲートが開かれ２Ｌ０のみがア
クティブとなりラッチ信号合成部１０を介して最後のラ
ッチ信号ＬＡ０となってレジスタ部２のレジスタ０にデ
ータ切り替え部１１で切り替わったデータ用シフトレジ
スタ部６からのデータがラッチされるのである。
びインターフェース回路１２についてその動作を説明す
る。制御部１を制御するためにレジスタ部２のレジスタ
０へデータを設定するときを例に説明する。まずアドレ
スバス，データバス，ライト信号を使用したインターフ
ェースの場合はマイクロコンピュータからはそのアドレ
ス空間上のレジスタ０が配置されたアドレスをアドレス
バス上に、レジスタ０への設定データをデータバス上に
それぞれ出力し、ライト信号がアクティブになる。第１
アドレスデコード部４ではアドレスバスの内容をデコー
ドし１ＡＤ０がアクティブとなり、第１ラッチ信号発生
部５でのライト信号は１ＡＤ０のゲートが開かれ１Ｌ０
のみがアクティブとなりラッチ信号合成部１０を介して
最終のラッチ信号ＬＡ０となってレジスタ部２のレジス
タ０にデータ切り替え部１１で切り替わったデータバス
上のデータがラッチされるのである。次に３線シリアル
バスを使用したインターフェースの場合は、マイクロコ
ンピュータからはシリアルクロックに同期してレジスタ
０のアドレスデータ，設定データの順にシリアルデータ
ラインに順次データが出力され最後にロードパルスが出
力される。第２アドレスデコード部８ではアドレス用シ
フトレジスタ部７からの出力の内容をデコードし２ＡＤ
０がアクティブとなり、第２ラッチ信号発生部９でのロ
ードパルスは２ＡＤ０のゲートが開かれ２Ｌ０のみがア
クティブとなりラッチ信号合成部１０を介して最後のラ
ッチ信号ＬＡ０となってレジスタ部２のレジスタ０にデ
ータ切り替え部１１で切り替わったデータ用シフトレジ
スタ部６からのデータがラッチされるのである。
【００１５】以上のように本発明の第１の実施例のイン
ターフェース回路の構成によれば、１チップタイプのマ
イクロコンピュータの場合には３線シリアルバスで周辺
回路とインターフェースすることができるので、１チッ
プタイプのマイクロコンピュータの内蔵Ｉ／Ｏポートの
大半はそのままＩ／Ｏポートとして使用することができ
るのである。
ターフェース回路の構成によれば、１チップタイプのマ
イクロコンピュータの場合には３線シリアルバスで周辺
回路とインターフェースすることができるので、１チッ
プタイプのマイクロコンピュータの内蔵Ｉ／Ｏポートの
大半はそのままＩ／Ｏポートとして使用することができ
るのである。
【００１６】次に本発明のインターフェース回路の第２
の実施例について図２から図３を用いて説明する。但し
第１の実施例と同様のものは同一番号を付与して説明を
省略する。図において１５はアドレス切り替え部で、マ
イクロコンピュータからのアドレスバスとアドレス用シ
フトレジスタ部７からのアドレスデータを切り替え信号
１４により切り換えて出力するものである。１６はラッ
チ信号切り替え部で、マイクロコンピュータからのライ
ト信号とロードパルスを切り替え信号１４により切り換
えて出力するものである。１７はアドレスデコード部
で、アドレス切り替え部１５からのアドレスデータの内
容をデコードするものである。１８はラッチ信号発生部
で、ラッチ信号切り替え部１６からのライト信号あるい
はロードパルスをアドレスデコード部１７からの各アド
レスデコード信号でゲートをかけレジスタ部２への各ラ
ッチ信号を発生するものである。１９はインターフェー
ス回路で、上記アドレスデコード部１７，ラッチ信号発
生部１８，データ用シフトレジスタ部６，アドレス用シ
フトレジスタ部７，データ切り替え部１１，アドレス切
り替え部１５，ラッチ信号切り替え部１６により構成さ
れる。
の実施例について図２から図３を用いて説明する。但し
第１の実施例と同様のものは同一番号を付与して説明を
省略する。図において１５はアドレス切り替え部で、マ
イクロコンピュータからのアドレスバスとアドレス用シ
フトレジスタ部７からのアドレスデータを切り替え信号
１４により切り換えて出力するものである。１６はラッ
チ信号切り替え部で、マイクロコンピュータからのライ
ト信号とロードパルスを切り替え信号１４により切り換
えて出力するものである。１７はアドレスデコード部
で、アドレス切り替え部１５からのアドレスデータの内
容をデコードするものである。１８はラッチ信号発生部
で、ラッチ信号切り替え部１６からのライト信号あるい
はロードパルスをアドレスデコード部１７からの各アド
レスデコード信号でゲートをかけレジスタ部２への各ラ
ッチ信号を発生するものである。１９はインターフェー
ス回路で、上記アドレスデコード部１７，ラッチ信号発
生部１８，データ用シフトレジスタ部６，アドレス用シ
フトレジスタ部７，データ切り替え部１１，アドレス切
り替え部１５，ラッチ信号切り替え部１６により構成さ
れる。
【００１７】次に以上のように構成された周辺回路３及
びインターフェース回路１９についてその動作を説明す
る。制御部１を制御するためにレジスタ部２のレジスタ
０へデータを設定するときを例に説明する。まずアドレ
スバス，データバス，ライト信号を使用したインターフ
ェースの場合はマイクロコンピュータからはそのアドレ
ス空間上のレジスタ０が配置されたアドレスをアドレス
バス上に、レジスタ０への設定データをデータバス上に
それぞれ出力されライト信号がアクティブになる。アド
レス切り替え部１５，データ切り替え部１１，ラッチ信
号切り替え部１６では各々切り替え信号１４によってア
ドレスバス，データバス，ライト信号が出力されアドレ
スデコード部１７ではアドレス切り替え部１５からの出
力の内容をデコードしＡＤ０がアクティブとなり、ラッ
チ信号発生部１８でのラッチ信号切り替え部１６からの
出力信号はＡＤ０のゲートが開かれＬ０のみがアクティ
ブとなりレジスタ部２のレジスタ０にデータ切り替え部
１１で切り替わった出力データがラッチされるのであ
る。次に３線シリアルバスを使用したインターフェース
の場合は、マイクロコンピュータからはシリアルクロッ
クに同期してレジスタ０のアドレスデータ，設定データ
の順にシリアルデータラインに順次データが出力され最
後にロードパルスが出力される。アドレス切り替え部１
５，データ切り替え部１１，ラッチ信号切り替え部１６
では各々切り替え信号１４によってアドレス用シフトレ
ジスタ部７からのアドレスデータ，データ用シフトレジ
スタ部６からのデータ，ラッチパルスが出力されるので
ある。以降の動作は同様である。
びインターフェース回路１９についてその動作を説明す
る。制御部１を制御するためにレジスタ部２のレジスタ
０へデータを設定するときを例に説明する。まずアドレ
スバス，データバス，ライト信号を使用したインターフ
ェースの場合はマイクロコンピュータからはそのアドレ
ス空間上のレジスタ０が配置されたアドレスをアドレス
バス上に、レジスタ０への設定データをデータバス上に
それぞれ出力されライト信号がアクティブになる。アド
レス切り替え部１５，データ切り替え部１１，ラッチ信
号切り替え部１６では各々切り替え信号１４によってア
ドレスバス，データバス，ライト信号が出力されアドレ
スデコード部１７ではアドレス切り替え部１５からの出
力の内容をデコードしＡＤ０がアクティブとなり、ラッ
チ信号発生部１８でのラッチ信号切り替え部１６からの
出力信号はＡＤ０のゲートが開かれＬ０のみがアクティ
ブとなりレジスタ部２のレジスタ０にデータ切り替え部
１１で切り替わった出力データがラッチされるのであ
る。次に３線シリアルバスを使用したインターフェース
の場合は、マイクロコンピュータからはシリアルクロッ
クに同期してレジスタ０のアドレスデータ，設定データ
の順にシリアルデータラインに順次データが出力され最
後にロードパルスが出力される。アドレス切り替え部１
５，データ切り替え部１１，ラッチ信号切り替え部１６
では各々切り替え信号１４によってアドレス用シフトレ
ジスタ部７からのアドレスデータ，データ用シフトレジ
スタ部６からのデータ，ラッチパルスが出力されるので
ある。以降の動作は同様である。
【００１８】以上のように本発明の第２の実施例のイン
ターフェース回路の構成によれば第１の実施例と同様に
１チップタイプのマイクロコンピュータの場合には３線
シリアルバスで周辺回路とインターフェースすることが
できるので１チップタイプのマイクロコンピュータの内
蔵Ｉ／ＯポートはそのままＩ／Ｏポートとして使用する
ことができるのである。さらにアドレスバス，データバ
ス及びライト信号でインターフェースされた時と、３線
シリアルバスでインターフェースされた時のアドレスデ
コード部及びラッチ信号発生部を共用しているのでイン
ターフェース回路の回路規模をコンパクトにできコスト
ダウンができるのである。
ターフェース回路の構成によれば第１の実施例と同様に
１チップタイプのマイクロコンピュータの場合には３線
シリアルバスで周辺回路とインターフェースすることが
できるので１チップタイプのマイクロコンピュータの内
蔵Ｉ／ＯポートはそのままＩ／Ｏポートとして使用する
ことができるのである。さらにアドレスバス，データバ
ス及びライト信号でインターフェースされた時と、３線
シリアルバスでインターフェースされた時のアドレスデ
コード部及びラッチ信号発生部を共用しているのでイン
ターフェース回路の回路規模をコンパクトにできコスト
ダウンができるのである。
【００１９】次に本発明のインターフェース回路の第３
の実施例について図４及び図５を用いて説明する。但し
第１，第２の実施例と同様のものは同一番号を付与して
説明を省略する。図において、２０はカウンタ部で、２
線シリアルバスのシリアルクロックのクロック数をカウ
ントするものである。２１は比較部で、カウンタ部２０
のカウンタ値と受信すべきデータのデータ数１６（デー
タ８ビット＋アドレス８ビット）とを比較し一致してい
る時に一致信号を出力するものである。２２はロードパ
ルス発生部で、比較部２１からの一致信号を周辺回路の
基本動作クロックでサンプリング、微分しその微分パル
スをロードパルスとして出力するとともにカウンタ部２
０を初期化するものである。２３はインターフェース回
路で、アドレスデコード部１７，ラッチ信号発生部１
８，データ用シフトレジスタ部６，アドレス用シフトレ
ジスタ部７，データ切り替え部１１，アドレス切り替え
部１５，ラッチ信号切り替え部１６，カウンタ部２０，
比較部２１，ロードパルス発生部２２により構成され
る。
の実施例について図４及び図５を用いて説明する。但し
第１，第２の実施例と同様のものは同一番号を付与して
説明を省略する。図において、２０はカウンタ部で、２
線シリアルバスのシリアルクロックのクロック数をカウ
ントするものである。２１は比較部で、カウンタ部２０
のカウンタ値と受信すべきデータのデータ数１６（デー
タ８ビット＋アドレス８ビット）とを比較し一致してい
る時に一致信号を出力するものである。２２はロードパ
ルス発生部で、比較部２１からの一致信号を周辺回路の
基本動作クロックでサンプリング、微分しその微分パル
スをロードパルスとして出力するとともにカウンタ部２
０を初期化するものである。２３はインターフェース回
路で、アドレスデコード部１７，ラッチ信号発生部１
８，データ用シフトレジスタ部６，アドレス用シフトレ
ジスタ部７，データ切り替え部１１，アドレス切り替え
部１５，ラッチ信号切り替え部１６，カウンタ部２０，
比較部２１，ロードパルス発生部２２により構成され
る。
【００２０】次に以上のように構成された周辺回路３及
びインターフェース回路２３について第２の実施例と異
なるカウンタ部２０，比較部２１，ロードパルス発生部
２２の動作を図５を参照しながら説明する。カウンタ部
２０ではシリアルクロックの立ち上がりでカウントアッ
プが行われ最後のデータ７のラッチ時にカウンタ値は１
６となり比較部２１ではデータ数１６と一致するため一
致信号が出力（アクティブ）される。ロードパルス発生
部２２ではこの一致信号が周辺回路３の基本動作クロッ
クでサンプリングされ、さらに微分されてロードパルス
が出力されるのである。さらにこのローバパルスはカウ
ンタ部２０の初期化信号としてカウンタを初期化するの
である。
びインターフェース回路２３について第２の実施例と異
なるカウンタ部２０，比較部２１，ロードパルス発生部
２２の動作を図５を参照しながら説明する。カウンタ部
２０ではシリアルクロックの立ち上がりでカウントアッ
プが行われ最後のデータ７のラッチ時にカウンタ値は１
６となり比較部２１ではデータ数１６と一致するため一
致信号が出力（アクティブ）される。ロードパルス発生
部２２ではこの一致信号が周辺回路３の基本動作クロッ
クでサンプリングされ、さらに微分されてロードパルス
が出力されるのである。さらにこのローバパルスはカウ
ンタ部２０の初期化信号としてカウンタを初期化するの
である。
【００２１】以上のように本発明の第３の実施例のイン
ターフェース回路の構成によれば、１チップタイプのマ
イクロコンピュータの場合には２線シリアルバスで周辺
回路とインターフェースすることができるので、１チッ
プタイプのマイクロコンピュータの内蔵Ｉ／Ｏポートの
うちそのままＩ／Ｏポートとして使用できるポート数が
さらに増え、またロードパルスの発生には周辺回路３の
基本動作クロックを使用しているのでロードパルス発生
用の特別な発振回路等は不要となるのである。
ターフェース回路の構成によれば、１チップタイプのマ
イクロコンピュータの場合には２線シリアルバスで周辺
回路とインターフェースすることができるので、１チッ
プタイプのマイクロコンピュータの内蔵Ｉ／Ｏポートの
うちそのままＩ／Ｏポートとして使用できるポート数が
さらに増え、またロードパルスの発生には周辺回路３の
基本動作クロックを使用しているのでロードパルス発生
用の特別な発振回路等は不要となるのである。
【００２２】
【発明の効果】以上のように、本発明のインターフェー
ス回路によれば、メモリやＩ／Ｏポートが内蔵された１
チップタイプのマイクロコンピュータの場合には３線シ
リアルバスで周辺回路とインターフェースすることがで
きるので１チップタイプのマイクロコンピュータの内蔵
Ｉ／Ｏポートの大半はつぶすことなくそのままＩ／Ｏポ
ートとして使用することができるのである。
ス回路によれば、メモリやＩ／Ｏポートが内蔵された１
チップタイプのマイクロコンピュータの場合には３線シ
リアルバスで周辺回路とインターフェースすることがで
きるので１チップタイプのマイクロコンピュータの内蔵
Ｉ／Ｏポートの大半はつぶすことなくそのままＩ／Ｏポ
ートとして使用することができるのである。
【００２３】また本発明のインターフェース回路によれ
ば、アドレスバス，データバス及び制御信号でインター
フェースされた時と、３線シリアルバスでインターフェ
ースされた時のアドレスデコード部及びラッチ信号発生
部を共用しているのでインターフェース回路の回路規模
をコンパクトにできコストダウンができるという効果を
有する。
ば、アドレスバス，データバス及び制御信号でインター
フェースされた時と、３線シリアルバスでインターフェ
ースされた時のアドレスデコード部及びラッチ信号発生
部を共用しているのでインターフェース回路の回路規模
をコンパクトにできコストダウンができるという効果を
有する。
【００２４】さらに本発明のインターフェース回路は１
チップタイプのマイクロコンピュータの場合には２線シ
リアルバスで周辺回路とインターフェースすることがで
きるので１チップタイプのマイクロコンピュータの内蔵
Ｉ／ＯポートのうちそのままＩ／Ｏポートとして使用で
きるポート数がさらに増えるのである。
チップタイプのマイクロコンピュータの場合には２線シ
リアルバスで周辺回路とインターフェースすることがで
きるので１チップタイプのマイクロコンピュータの内蔵
Ｉ／ＯポートのうちそのままＩ／Ｏポートとして使用で
きるポート数がさらに増えるのである。
【図１】本発明のインターフェース回路の第１の実施例
における回路ブロック図
における回路ブロック図
【図２】本発明のインターフェース回路の一実施例にお
ける３線シリアルバスのタイミング図
ける３線シリアルバスのタイミング図
【図３】本発明のインターフェース回路の第２の実施例
における回路ブロック図
における回路ブロック図
【図４】本発明のインターフェース回路の第３の実施例
における回路ブロック図
における回路ブロック図
【図５】本発明のインターフェース回路の一実施例にお
ける２線シリアルバスのタイミング図
ける２線シリアルバスのタイミング図
【図６】従来のインターフェース回路の回路ブロック図
４ 第１アドレスデコード部 ５ 第１ラッチ信号発生部 ６ データ用シフトレジスタ部 ７ アドレス用シフトレジスタ部 ８ 第２アドレスデコード部 ９ 第２ラッチ信号発生部 １０ ラッチ信号合成部 １１ データ切り替え部 １３ ３線シリアルバス １４ 切り替え信号 １５ アドレス切り替え部 １６ ラッチ信号切り替え部 １７ アドレスデコード部 １８ ラッチ信号発生部 ２０ カウンタ部 ２１ 比較部 ２２ ロードパルス発生部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−164852（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/12 G06F 5/00 G06F 13/18,13/42
Claims (3)
- 【請求項１】マイクロコンピュータのアドレスバスの内
容をデコードする第１アドレスデコード部と、マイクロ
コンピュータからのライト信号を前記第１アドレスデコ
ード部からの各アドレスデコード信号でゲートをかけレ
ジスタのラッチ信号を発生する第１ラッチ信号発生部
と、フリップフロップの直列接続で構成され３線シリア
ルバス（シリアルクロック，シリアルデータ，ロードパ
ルス）のシリアルクロックに同期して順次シリアルデー
タラインのデータをラッチしシフトするデータ用シフト
レジスタ部と、前記データ用シフトレジスタ部と同様に
フリップフロップの直列接続で構成されシリアルクロッ
クに同期して前記データ用シフトレジスタ部の最終段の
フリップフロップの出力を順次ラッチしシフトするアド
レス用シフトレジスタ部と、前記アドレス用シフトレジ
スタ部の各フリップフロップの出力（パラレルデータ）
をデコードする第２アドレスデコード部と、前記３線シ
リアルバスのロードパルスを前記第２アドレスデコード
部からの各アドレスデコード信号でゲートをかけレジス
タへのラッチ信号を発生する第２ラッチ信号発生部と、
前記第１ラッチ信号発生部及び前記第２ラッチ信号発生
部からの各ラッチ信号を各々合成してレジスタへの最終
のラッチ信号を出力するラッチ信号合成部と、切り替え
信号によりマイクロコンピュータからのデータバスのデ
ータと前記データ用シフトレジスタ部の各フリップフロ
ップの出力（パラレルデータ）を切り換えてレジスタへ
の最終のデータとして出力するデータ切り替え部とによ
り構成されるインターフェース回路。 - 【請求項２】フリップフロップの直列接続で構成され３
線シリアルバス（シリアルクロック，シリアルデータ，
ロードパルス）のシリアルクロックに同期して順次シリ
アルデータラインのデータをラッチしシフトするデータ
用シフトレジスタ部と、前記データ用シフトレジスタ部
と同様にフリップフロップの直列接続で構成されシリア
ルクロックに同期して前記データ用シフトレジスタ部の
最終段のフリップフロップの出力を順次ラッチしシフト
するアドレス用シフトレジスタ部と、切り替え信号によ
り前記アドレス用シフトレジスタ部の各フリップフロッ
プの出力（パラレルデータ）とマイクロコンピュータの
アドレスバスとを切り換えるアドレス切り替え部と、切
り替え信号により前記データ用シフトレジスタ部の各フ
リップフロップの出力（パラレルデータ）とマイクロコ
ンピュータのデータバスとを切り換えるデータ切り替え
部と、切り替え信号により３線シリアルバスのロードパ
ルスとマイクロコンピュータからのライト信号とを切り
換えるラッチパルス切り替え部と、前記アドレス切り替
え部からのアドレス情報をデコードするアドレスデコー
ド部と、前記ラッチパルス切り替え部からのラッチパル
スを前記アドレスデコード部からの各アドレスデコード
信号でゲートをかけレジスタのラッチ信号を発生するラ
ッチ信号発生部とにより構成されるインターフェース回
路。 - 【請求項３】フリップフロップの直列接続で構成され２
線シリアルバス（シリアルクロック，シリアルデータ）
のシリアルクロックに同期して順次シリアルデータライ
ンのデータをラッチしシフトするデータ用シフトレジス
タ部と、前記データ用シフトレジスタ部と同様にフリッ
プフロップの直列接続で構成されシリアルクロックに同
期して前記データ用シフトレジスタ部の最終段のフリッ
プフロップの出力を順次ラッチしシフトするアドレス用
シフトレジスタ部と、シリアルクロックのクロック数を
カウントするカウンタ部と、前記カウンタ部のカウンタ
値と受信すべきデータのデータ数とを比較し一致してい
る時に一致信号を出力する比較部と、前記比較部からの
一致信号を周辺回路の基本動作クロックでサンプリン
グ、微分しその微分パルスをロードパルスとして出力す
るロードパルス発生部と、切り替え信号により前記アド
レス用シフトレジスタ部の各フリップフロップの出力
（パラレルデータ）とマイクロコンピュータのアドレス
バスとを切り換えるアドレス切り替え部と、切り替え信
号により前記データ用シフトレジスタ部の各フリップフ
ロップの出力（パラレルデータ）とマイクロコンピュー
タのデータバスとを切り換えるデータ切り替え部と、切
り替え信号により前記ロードパルス発生部からのロード
パルスとマイクロコンピュータからのライト信号とを切
り換えるラッチパルス切り替え部と、前記アドレス切り
替え部からのアドレス情報をデコードするアドレスデコ
ード部と、前記ラッチパルス切り替え部からのラッチパ
ルスを前記アドレスデコード部からの各アドレスデコー
ド信号でゲートをかけレジスタのラッチ信号を発生する
ラッチ信号発生部とにより構成されるインターフェース
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03097046A JP3132035B2 (ja) | 1991-04-26 | 1991-04-26 | インターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03097046A JP3132035B2 (ja) | 1991-04-26 | 1991-04-26 | インターフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04326446A JPH04326446A (ja) | 1992-11-16 |
| JP3132035B2 true JP3132035B2 (ja) | 2001-02-05 |
Family
ID=14181694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03097046A Expired - Fee Related JP3132035B2 (ja) | 1991-04-26 | 1991-04-26 | インターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3132035B2 (ja) |
-
1991
- 1991-04-26 JP JP03097046A patent/JP3132035B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04326446A (ja) | 1992-11-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |