JPS60119685A - メモリプリチヤ−ジ回路 - Google Patents
メモリプリチヤ−ジ回路Info
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- JPS60119685A JPS60119685A JP58226661A JP22666183A JPS60119685A JP S60119685 A JPS60119685 A JP S60119685A JP 58226661 A JP58226661 A JP 58226661A JP 22666183 A JP22666183 A JP 22666183A JP S60119685 A JPS60119685 A JP S60119685A
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- Japan
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- circuit
- signal
- precharge
- address
- video memory
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術・分野〕
本発明はディスプレイ装置におけるメモリプリチャージ
回路に関する。
回路に関する。
パーソナルコンブエータ等の小屋電子計−算機に用いら
れるＣＲＴディスプレイ装置においては、一般にＣＰＵ
を１チツプＬＳＩ構成とすると共に、ビデオメモリ（Ｒ
ＡＭ）及びその周辺回路を１チツプＬＳＩ構成としてい
る。そして、ビデオメモリの記憶データな絖出す制御部
は、ＣＰＵかもの基本クロックを分周してタイミング信
号を作成し、このタイミング信号に同期してビデオメモ
リのアクセス及びＣＲＴ表示部の表示制御等を行なって
いる。しかして、上記ビデオメモリは、アドレスが変化
する時にはメモリの特性上必ずプリチャージする必要が
ある。
れるＣＲＴディスプレイ装置においては、一般にＣＰＵ
を１チツプＬＳＩ構成とすると共に、ビデオメモリ（Ｒ
ＡＭ）及びその周辺回路を１チツプＬＳＩ構成としてい
る。そして、ビデオメモリの記憶データな絖出す制御部
は、ＣＰＵかもの基本クロックを分周してタイミング信
号を作成し、このタイミング信号に同期してビデオメモ
リのアクセス及びＣＲＴ表示部の表示制御等を行なって
いる。しかして、上記ビデオメモリは、アドレスが変化
する時にはメモリの特性上必ずプリチャージする必要が
ある。
ＣＲＴディスプレイ装置においては、ＣＲＴ表示画面の
帰線期間を利用して、ＣＰＵによるビデオメモリへのデ
ータ書込みが行なわれる。従って、ビデオメモリに対す
るデータの書込みと読出しの切換えは、予め定められて
いるタイミングで行なわれるものであり、プリチャージ
も容易である。しかしながら、Ｃ几Ｔの代わりに液晶表
示パネルを使用したパネル星画像表示装置ノ場合には、
帰線期間がないためＣＰＵＫよるビデオメモリへのアク
セスは、そのタイミングが一定ではなく、ランダムに行
なわれる。このため従来では、ビデオメモリに対するデ
ータの読出し／書込みの切換時におけるプリチャージが
確実に行なわれず、ビデオメモリの記憶内容が・破壊さ
れる虞れがあった。
帰線期間を利用して、ＣＰＵによるビデオメモリへのデ
ータ書込みが行なわれる。従って、ビデオメモリに対す
るデータの書込みと読出しの切換えは、予め定められて
いるタイミングで行なわれるものであり、プリチャージ
も容易である。しかしながら、Ｃ几Ｔの代わりに液晶表
示パネルを使用したパネル星画像表示装置ノ場合には、
帰線期間がないためＣＰＵＫよるビデオメモリへのアク
セスは、そのタイミングが一定ではなく、ランダムに行
なわれる。このため従来では、ビデオメモリに対するデ
ータの読出し／書込みの切換時におけるプリチャージが
確実に行なわれず、ビデオメモリの記憶内容が・破壊さ
れる虞れがあった。
本発明は上記の点に鑑みてなされたもので、ビデオメモ
リに対する読出し／書込み切換時に強制的にグリチャー
ジを行なうようにして、ビデオメモリの記憶内容の破壊
を確実に防止することができるメモリプリチャージ回路
を提供することを目的とする。
リに対する読出し／書込み切換時に強制的にグリチャー
ジを行なうようにして、ビデオメモリの記憶内容の破壊
を確実に防止することができるメモリプリチャージ回路
を提供することを目的とする。
〔発明の第１実施例〕
以下図面を参照して本発明の詳細な説明する。第１図は
ビデオメモリ及びその周辺回路を１チツプ化したＬＳｌ
ｌｚのプ關ツク図である。
ビデオメモリ及びその周辺回路を１チツプ化したＬＳｌ
ｌｚのプ關ツク図である。
同図において１２はビデオメモリで、データバスＤＢを
介してＣＰＵ （図示せず）等に接続さｈる。そして、
上記ＣＰＵからはアドレスバスＡＢを介してＬ８１１１
内のＹ方向アドレスカウンタ１３Ｂ、１３ｂ及びＸ方向
アドレスカウンタ１４Ｂ、１４ｂＫアドレスデータが送
られる。
介してＣＰＵ （図示せず）等に接続さｈる。そして、
上記ＣＰＵからはアドレスバスＡＢを介してＬ８１１１
内のＹ方向アドレスカウンタ１３Ｂ、１３ｂ及びＸ方向
アドレスカウンタ１４Ｂ、１４ｂＫアドレスデータが送
られる。
上記アドレスカウンタ１３ａ、１３ｂのカウント内容は
、切換回路１５を介してビデオメモリ１２のＹ方向アド
レス端子へ入力され、アドレスカウンタ１４ａ、１４ｂ
のカウント内容は。
、切換回路１５を介してビデオメモリ１２のＹ方向アド
レス端子へ入力され、アドレスカウンタ１４ａ、１４ｂ
のカウント内容は。
切換回路１６を介してビデオメモリ１２のＸ方向アドレ
ス端子へ入力される。上記アドレス力’）７１１ ：ｉ
ａ 、 ｌ ４ ａハｓ誉込みアドレス作成用カウン
タ、アドレスカウンタ１３ｂ、１４ｂは％読出しアドレ
ス作成用カウンタである。また、上記切換回路１５．Ｊ
６は、制御回路１８からのタイミング信号φ３によって
切換え動作するもので、タイミング信号稲が１の時はア
ドレスカウンタ１３Ｂ、１４Ｂを選択し、タイミング信
号へが０の時はアドレスカウンタ１３ｂ。
ス端子へ入力される。上記アドレス力’）７１１ ：ｉ
ａ 、 ｌ ４ ａハｓ誉込みアドレス作成用カウン
タ、アドレスカウンタ１３ｂ、１４ｂは％読出しアドレ
ス作成用カウンタである。また、上記切換回路１５．Ｊ
６は、制御回路１８からのタイミング信号φ３によって
切換え動作するもので、タイミング信号稲が１の時はア
ドレスカウンタ１３Ｂ、１４Ｂを選択し、タイミング信
号へが０の時はアドレスカウンタ１３ｂ。
１４ｂを選択する。そして、上記ビデオメモリ１２から
読出されるデータは、Ｐ／８ （並列／直列）変換回１
ｉ！ｉ、Ｊ７によりシリアルビットに変換され、ビデオ
信号としてパネル表示部（図示せず）へ送られる。また
、上記読出しアドレス作成用カウンタ１３ｂ、１４ｂ及
びＰ／８変換回路１１は、制御回路１８によって動作タ
イミングが制御される。上記制御部１８は、第２図に詳
細を示すプリチャージ信号発生回路を備え。
読出されるデータは、Ｐ／８ （並列／直列）変換回１
ｉ！ｉ、Ｊ７によりシリアルビットに変換され、ビデオ
信号としてパネル表示部（図示せず）へ送られる。また
、上記読出しアドレス作成用カウンタ１３ｂ、１４ｂ及
びＰ／８変換回路１１は、制御回路１８によって動作タ
イミングが制御される。上記制御部１８は、第２図に詳
細を示すプリチャージ信号発生回路を備え。
ＣＰＵ力、ら：ｒｙｌｏ−ｙ、−＜ｘＣＢを介し’Ｃ送
６：れてくるタイミング信号に従ってプリチャージ信号
を発生する。また、制御回路１８は、Ｌ８Ｉ１１の外部
において水晶発振素子１９が接続され、アドレス用りｐ
ツクパルス、シフトクロック等を発生する。上記アドレ
ス用り四ツクパルスはカラ／り１３ｂ、１４ｂヘカウン
トパルスとして送られ、シフトクロックはＰ／８変換回
路１１へ送られる。
６：れてくるタイミング信号に従ってプリチャージ信号
を発生する。また、制御回路１８は、Ｌ８Ｉ１１の外部
において水晶発振素子１９が接続され、アドレス用りｐ
ツクパルス、シフトクロック等を発生する。上記アドレ
ス用り四ツクパルスはカラ／り１３ｂ、１４ｂヘカウン
トパルスとして送られ、シフトクロックはＰ／８変換回
路１１へ送られる。
次に上記制御′囲路１８内に設けられるプリチャージ信
号発生回路について、第２図により説１１スる。ＣＰＵ
から制御回路１８には、コントロールバスＣＢを介して
第３図に示すクロックパルスφ１．φいタイミング信号
φ、が送られてくると共に、ＣＰＵグリチャージ信号が
送らｉてくる。そして、上記タイミング信号φ□は、プ
リチャージ信号発生回路内のディレードアリップフロッ
プ２１及びイクスクルーシプオア回路（以下ＥＸオア回
路と略称する）２２へ入力されるー上記フリップフロッ
プ２１は、入力される信号φ□をりｐツクパルスφ、に
同期して読込むと共に、クロックパルスφ、雪に同期し
て出方する。このフリップフルツブ２１の出力は、第３
図に示すタイミング信号φ、とじて取出され。
号発生回路について、第２図により説１１スる。ＣＰＵ
から制御回路１８には、コントロールバスＣＢを介して
第３図に示すクロックパルスφ１．φいタイミング信号
φ、が送られてくると共に、ＣＰＵグリチャージ信号が
送らｉてくる。そして、上記タイミング信号φ□は、プ
リチャージ信号発生回路内のディレードアリップフロッ
プ２１及びイクスクルーシプオア回路（以下ＥＸオア回
路と略称する）２２へ入力されるー上記フリップフロッ
プ２１は、入力される信号φ□をりｐツクパルスφ、に
同期して読込むと共に、クロックパルスφ、雪に同期し
て出方する。このフリップフルツブ２１の出力は、第３
図に示すタイミング信号φ、とじて取出され。
ディレードクリップフロップ２３、アンド回路２４へ入
力されると共に、インバータ２５を介してアンド回路２
６に人力される。上記クリップフロップｚｔから出力さ
れるタイミング信号φ、は、上記したように第１図のア
ドレス切換回路１５．１６へ切換信号として送られる。
力されると共に、インバータ２５を介してアンド回路２
６に人力される。上記クリップフロップｚｔから出力さ
れるタイミング信号φ、は、上記したように第１図のア
ドレス切換回路１５．１６へ切換信号として送られる。
そして、上記アンド回路２４にはＣＰＵプリチャージ信
号が入力され、アンド回路２６には制御回路Ｉ８内で発
生する表示プリチャージ信号が入力さ五る・上記アンド
回路２４．２６の出方信号は、オア回路２７へ入力され
る。一方、上記フリップフロップ２３は、フリップフロ
ップ２１からの信号をクロックパルスφｓＫ同Ｍして読
込むと共Ｋ、クロックパＡ／スφｍＫ同期して出力する
・この７リツプンロツプ２３の出方は、・第３図に示す
タイミング信号φ。としてＥＸノア回路２２へ入力され
る。そして、このＥＸノア回ｗ１２２の出力は・第３図
に示すタイミング信号φ。としてオア回ｊ８２７へ入力
され、このオア回＠２７！の出力によりビデオメモリ、
１２のグリ−チャージが行なわれる。
号が入力され、アンド回路２６には制御回路Ｉ８内で発
生する表示プリチャージ信号が入力さ五る・上記アンド
回路２４．２６の出方信号は、オア回路２７へ入力され
る。一方、上記フリップフロップ２３は、フリップフロ
ップ２１からの信号をクロックパルスφｓＫ同Ｍして読
込むと共Ｋ、クロックパＡ／スφｍＫ同期して出力する
・この７リツプンロツプ２３の出方は、・第３図に示す
タイミング信号φ。としてＥＸノア回路２２へ入力され
る。そして、このＥＸノア回ｗ１２２の出力は・第３図
に示すタイミング信号φ。としてオア回ｊ８２７へ入力
され、このオア回＠２７！の出力によりビデオメモリ、
１２のグリ−チャージが行なわれる。
次に上記寮施例の動作を説明する。ビデオメモリ１２に
データを書込む場合、ＣＰＵから送られてくるタイばン
グ信号φ、は、＠１′信号状態に保持されている。この
タイミング信号φは、ム フリツブフロップ２１に読込まれ、七〇出力がｌ 状態
に保持される。このためアンド回路２４のゲートが開か
れると共に、アドレス切換回路１５．１６がアドレスカ
ウンタ１３ａ。
データを書込む場合、ＣＰＵから送られてくるタイばン
グ信号φ、は、＠１′信号状態に保持されている。この
タイミング信号φは、ム フリツブフロップ２１に読込まれ、七〇出力がｌ 状態
に保持される。このためアンド回路２４のゲートが開か
れると共に、アドレス切換回路１５．１６がアドレスカ
ウンタ１３ａ。
Ｚ４ａｉｌｌｊ１ｇ切換わる。この状態でＣＰＵは、Ｙ
方向アドレスカラ／り１３ａ及びＸ方向アドレスカウン
タ１４ａにアドレスバスＡＢを介してそれぞれアドレス
をセットし、続いてデータバスＤＢを介してデータを出
方し、ビデオメそり１２に任意のデータを書込む。また
、ＣＰＵはデータの誉込みを行なう際、第４図に示すよ
うにアドレスが変わる毎ＫＣＰＵＣＰＵグリチャ−ジ信
号する。このＣＰＵグリチャージ信号は、アンド回路２
４及びオア回路２７を介して出力されｌこれＫよりビデ
オメモリ１２のグリチャヤージが行なわれる。
方向アドレスカラ／り１３ａ及びＸ方向アドレスカウン
タ１４ａにアドレスバスＡＢを介してそれぞれアドレス
をセットし、続いてデータバスＤＢを介してデータを出
方し、ビデオメそり１２に任意のデータを書込む。また
、ＣＰＵはデータの誉込みを行なう際、第４図に示すよ
うにアドレスが変わる毎ＫＣＰＵＣＰＵグリチャ−ジ信
号する。このＣＰＵグリチャージ信号は、アンド回路２
４及びオア回路２７を介して出力されｌこれＫよりビデ
オメモリ１２のグリチャヤージが行なわれる。
しかして、ＣＰＵはビデオメモリ１２へのデータ書込み
を終了すると、タイミング信号φを ０ にし２表示モ
ードに切換える。このタイミング信号φ□は第３図に示
すようにクロックパルスφ、φ、に同期して７リツプフ
ロツプ２１に読込まれ、１ビツト遅れて用カされる。
を終了すると、タイミング信号φを ０ にし２表示モ
ードに切換える。このタイミング信号φ□は第３図に示
すようにクロックパルスφ、φ、に同期して７リツプフ
ロツプ２１に読込まれ、１ビツト遅れて用カされる。
この結果、クリップフロップ２１の出力が′０”になり
、アドレス切換回路１５．１６がアドレスカウンタ１３
ｂ、１４ｂ＊Ｖｃ切換ゎると共にアンド回ｊ１２１Ｚ４
のゲートが閉じ、さらにインバータ２５の出力が′″ｌ
＃釦なってアンド回路２６のゲートを開く。また、上記
フリップフロップ２１の ０ 出力は、りｐツクパルス
−１，φ、に同期してフリップフロラ１ｘｘｒｔｃ読込
まれ、第３図に示すようにタイミング信号φ。として用
カサレ％ＥＸオア＠路２２へ入力される。この場合、タ
イミング信号φよが“ｏ″になってからフリップフロッ
プ２３０ｍカ信号φｃｔＪ″′０″になるまでの間は、
ＥＸオア囲路２２の論理条件が成立し、その出力信号φ
。がｌになる。このＥＸオア回路２２の出力信号φ９は
、オア回路２１を介して出力され、これによりビデオメ
モリ１２のプリチャージが行なわれる。すなわち、フリ
ップフロップ２１の出力信号φＢ Ｋよりアドレス切換
回１７１１５．１６の切換えが行なわれる際。
、アドレス切換回路１５．１６がアドレスカウンタ１３
ｂ、１４ｂ＊Ｖｃ切換ゎると共にアンド回ｊ１２１Ｚ４
のゲートが閉じ、さらにインバータ２５の出力が′″ｌ
＃釦なってアンド回路２６のゲートを開く。また、上記
フリップフロップ２１の ０ 出力は、りｐツクパルス
−１，φ、に同期してフリップフロラ１ｘｘｒｔｃ読込
まれ、第３図に示すようにタイミング信号φ。として用
カサレ％ＥＸオア＠路２２へ入力される。この場合、タ
イミング信号φよが“ｏ″になってからフリップフロッ
プ２３０ｍカ信号φｃｔＪ″′０″になるまでの間は、
ＥＸオア囲路２２の論理条件が成立し、その出力信号φ
。がｌになる。このＥＸオア回路２２の出力信号φ９は
、オア回路２１を介して出力され、これによりビデオメ
モリ１２のプリチャージが行なわれる。すなわち、フリ
ップフロップ２１の出力信号φＢ Ｋよりアドレス切換
回１７１１５．１６の切換えが行なわれる際。
プリチャージ信号が出力されて強制的にプリチャージが
行なわれる。そして、上記のように表示モードに切換わ
ると、アドレスカウンタ１３ｂ。
行なわれる。そして、上記のように表示モードに切換わ
ると、アドレスカウンタ１３ｂ。
Ｊ４ｂにより指定されるアドレスに従ってビデオメモリ
Ｉ２の内容がＰ／８変換回路１１に読出され、シリアル
ビットに変換されてパネル表示部へ送られる。この場合
、制御回路１８によりアドレスカウンタ１３ｂ、１４ｂ
のカウント制御が行なわれるが、表示画面をスフ覧−ル
する場合には、ＣＰＵｖｃよってアドレスカウンタ。
Ｉ２の内容がＰ／８変換回路１１に読出され、シリアル
ビットに変換されてパネル表示部へ送られる。この場合
、制御回路１８によりアドレスカウンタ１３ｂ、１４ｂ
のカウント制御が行なわれるが、表示画面をスフ覧−ル
する場合には、ＣＰＵｖｃよってアドレスカウンタ。
１３ｂ、１４ｂに初期アドレスが設定される。
しかして、上記制御回路１８は、アドレスカウンタ１３
ｂ、１４ｂのカウント制御を行なう際、表示プリチャー
ジ信号を出力し、アンド回路２６へ人力する。表示モー
ドではインバータ２５の出力が １ となってアンドＺ
ｕＺ６のゲートが開かれているので、上記表示プリチャ
ージ信号はアンド回路２６及びオア回路２７を介して出
力され、これＫよりビデオメモリ１２のプリチャージが
行なわれる。その後、ＣＰＵがビデオメモリ１２１１Ｃ
データを書込む場合には、ＣＰＵからタイミング信号φ
Ａ（”ｌ”）が出方され・表示モードへの切換時と同様
にして強制的忙プリチャージが行なわれる。
ｂ、１４ｂのカウント制御を行なう際、表示プリチャー
ジ信号を出力し、アンド回路２６へ人力する。表示モー
ドではインバータ２５の出力が １ となってアンドＺ
ｕＺ６のゲートが開かれているので、上記表示プリチャ
ージ信号はアンド回路２６及びオア回路２７を介して出
力され、これＫよりビデオメモリ１２のプリチャージが
行なわれる。その後、ＣＰＵがビデオメモリ１２１１Ｃ
データを書込む場合には、ＣＰＵからタイミング信号φ
Ａ（”ｌ”）が出方され・表示モードへの切換時と同様
にして強制的忙プリチャージが行なわれる。
上記のように第１実施例においては、非同期で動作する
データ書込み用のアドレスカウンタ１３Ｂ、１４ａとデ
ータ読出し用のアドレスカフ／り１３ａ、１４ｂとを切
換える場合、その切換信号によってプリチャージ信号を
発生し、強制的にビデオメモリ１２をプリチャージする
よう圧しているので、どのようなタイミングでアドレス
の切換えが行なわれても、ビデオメモリ１２の記憶内容
を保護することができる。
データ書込み用のアドレスカウンタ１３Ｂ、１４ａとデ
ータ読出し用のアドレスカフ／り１３ａ、１４ｂとを切
換える場合、その切換信号によってプリチャージ信号を
発生し、強制的にビデオメモリ１２をプリチャージする
よう圧しているので、どのようなタイミングでアドレス
の切換えが行なわれても、ビデオメモリ１２の記憶内容
を保護することができる。
〔発明の第２夾施例〕
次に本発明の第２実施例について説明する。
液晶表示部を駆動する表示駆動回路では、表示用のＲＡ
Ｍとキャラクタジェネレータ用のＲＡＭを内蔵している
ものがある。上記キャラクタジェネレータ用ＲＯＭは、
一般にダイナミックＲＯＭＶＣより構成されているが、
ダイナミックＲＯＭの場合、プリチャージ信号が必要で
ある。
Ｍとキャラクタジェネレータ用のＲＡＭを内蔵している
ものがある。上記キャラクタジェネレータ用ＲＯＭは、
一般にダイナミックＲＯＭＶＣより構成されているが、
ダイナミックＲＯＭの場合、プリチャージ信号が必要で
ある。
このプリチャージ信号は、ＣＰＵのクロックにより作ら
れるので、ＣＰＵを取変えてクロックの周波数が変わる
とパルス幅が変化し、プリチャージが不確実になる。こ
のため第２の実施例では、ＣＰＵのクロック周波数が変
わってもＲＯＭＫ適しパルス幅のプリチャージ信号を選
択できるように構成している。すなわち、第５図におい
てＭｌ、Ｍ、はＣＰＵの種類に応じて設定されるモード
信号で、デコーダ３１へ入力される。このデコーダ３１
は４本の出力ラインａＩ ｐａ２ Ｊｌ ＋ｂｔを備え
、モード信号Ｍ、が与えられている場合は出力ラインａ
ｌｌｂ＋から”１”信号を出力し、モード信号Ｍ、が与
えられている場合は、出力ラインａ！、ｂ！から“ｌ”
信号を出力する。そして、上記出方ライン町ｔａｆｆｉ
ｊｂｌｌｂｊから出力される信号は、アンド回路３２〜
３５へ入力される。また、上記アンド回路３２〜３５に
は、パルス信号発生回ｗ１３６〜３９がそれぞれ接続さ
れる。上記パルス信号発生回路３６〜３９は、ＣＰＵか
らのりｐツクパルスφ、をカウントし、アドレス更新時
にそれぞれ異なる時間幅のパルス信号Ｐ、〜Ｐ４を発生
する。この場合、パルス信号Ｐ、−Ｐ、の時間幅は−Ｐ
ｔ＜Ｐｓ 、Ｐｔ＜Ｐａの関係に設定される。そして、
上記アンド回路３２．３８の出力は、オア回路４ｏを介
してプリチャージ信号Ｐｔｅｌとして出力され、アンド
回路３４．３５の出力はプリチャージ信号Ｐｒｅ２とし
て出力される。そして、上記プリチャージ信号Ｐｒｅ１
はアドレスデコーダ４２へ送られ、プリチャージ信号Ｐ
ｒｅ ２はキャラクタジェネレータを構成するダイナミ
ックＲＯＭ４ｓへ送られる。上記アドレスデコーダ４２
は、ＣＰＵからのアドレス更新時をデコードし％ＲＯＭ
４３のアドレスを指定する。このＲＯＭＪｊから読出さ
れるキャラクタデータは、レジスタ４４に一時記憶され
１表示部（図示せず）へ送られる。
れるので、ＣＰＵを取変えてクロックの周波数が変わる
とパルス幅が変化し、プリチャージが不確実になる。こ
のため第２の実施例では、ＣＰＵのクロック周波数が変
わってもＲＯＭＫ適しパルス幅のプリチャージ信号を選
択できるように構成している。すなわち、第５図におい
てＭｌ、Ｍ、はＣＰＵの種類に応じて設定されるモード
信号で、デコーダ３１へ入力される。このデコーダ３１
は４本の出力ラインａＩ ｐａ２ Ｊｌ ＋ｂｔを備え
、モード信号Ｍ、が与えられている場合は出力ラインａ
ｌｌｂ＋から”１”信号を出力し、モード信号Ｍ、が与
えられている場合は、出力ラインａ！、ｂ！から“ｌ”
信号を出力する。そして、上記出方ライン町ｔａｆｆｉ
ｊｂｌｌｂｊから出力される信号は、アンド回路３２〜
３５へ入力される。また、上記アンド回路３２〜３５に
は、パルス信号発生回ｗ１３６〜３９がそれぞれ接続さ
れる。上記パルス信号発生回路３６〜３９は、ＣＰＵか
らのりｐツクパルスφ、をカウントし、アドレス更新時
にそれぞれ異なる時間幅のパルス信号Ｐ、〜Ｐ４を発生
する。この場合、パルス信号Ｐ、−Ｐ、の時間幅は−Ｐ
ｔ＜Ｐｓ 、Ｐｔ＜Ｐａの関係に設定される。そして、
上記アンド回路３２．３８の出力は、オア回路４ｏを介
してプリチャージ信号Ｐｔｅｌとして出力され、アンド
回路３４．３５の出力はプリチャージ信号Ｐｒｅ２とし
て出力される。そして、上記プリチャージ信号Ｐｒｅ１
はアドレスデコーダ４２へ送られ、プリチャージ信号Ｐ
ｒｅ ２はキャラクタジェネレータを構成するダイナミ
ックＲＯＭ４ｓへ送られる。上記アドレスデコーダ４２
は、ＣＰＵからのアドレス更新時をデコードし％ＲＯＭ
４３のアドレスを指定する。このＲＯＭＪｊから読出さ
れるキャラクタデータは、レジスタ４４に一時記憶され
１表示部（図示せず）へ送られる。
上記の構成において、モード信号Ｍ、、Ｍ、はＣＰＵの
種類に応じて設定する。すなわち、クロック周波数の低
いＣＰＵの場合はモード信号Ｍ８を指定し、りｐツク周
波数が高いＣＰＵの場合はモード信号Ｍ、を指定する・
今・クロック周波数の低いＣＰＵを使用する場合におい
て。
種類に応じて設定する。すなわち、クロック周波数の低
いＣＰＵの場合はモード信号Ｍ８を指定し、りｐツク周
波数が高いＣＰＵの場合はモード信号Ｍ、を指定する・
今・クロック周波数の低いＣＰＵを使用する場合におい
て。
モード信号Ｍ、を指定したとすれば、デコーダ３１の出
力ラインａｌ ｌ ｂｋから １ 信号が出力され、ア
ンド回路３２．３４のゲートが開かれる。
力ラインａｌ ｌ ｂｋから １ 信号が出力され、ア
ンド回路３２．３４のゲートが開かれる。
このため第６図に示すようにＲＯＭ４ ｓＦＣ対するデ
ータが更新される際に、パルス信号発生回路３６．３８
で発生したパルス信号Ｐ、 、 Ｐ３がそれぞれアンド
回路３２．３４及びオア回路４０゜４１を介してプリチ
ャージ信号Ｐｒｅ ｌ 、 Ｐｒｅ ２として出力され
、アドレスカウンタ４２及びＲＯＭ４３のプリチャージ
が行なわれる。
ータが更新される際に、パルス信号発生回路３６．３８
で発生したパルス信号Ｐ、 、 Ｐ３がそれぞれアンド
回路３２．３４及びオア回路４０゜４１を介してプリチ
ャージ信号Ｐｒｅ ｌ 、 Ｐｒｅ ２として出力され
、アドレスカウンタ４２及びＲＯＭ４３のプリチャージ
が行なわれる。
また、クロック周波数の高いＣＰＵを使用する場合ｉ賀
’ｊ’・て、モード信号Ｍ！を指定した場合は、デコー
ダ３１の出力ラインａｘ ＃ ｂ２から１信号が出力さ
れ、アンド回路３３．３５のゲートが開かれる。このた
めパルス信号発生回路３６．３８で発生したパルス信号
Ｐｔ、 Ｐ、がアンド回路ｓｓ 、ｓｓ及びオア回路４
０．４１を介してプリチャージ信号Ｐｒｅ １ 、 Ｐ
ｒｅ ２として出力され、アドレスデコーダ４２及びＲ
ＯＭ４３のプリチャージが行なわれる。この場合、上記
パルス信号Ｐｌ、 Ｐ、は、パルス信号発生回路３６゜
３Ｂから出力されるパルス信号Ｐ、Ｐ、の時間幅に対し
、Ｐ、＜Ｐｓ 、 Ｐ！＜Ｐ４の関係に設定されている
ので、ＣＰＵのクロックφ、の周波数が高い場合、パル
ス信号Ｐ、 、 Ｐ、の時間幅はりｐツクφ１の周波数
が低い場合のパルス信号Ｐ８．Ｐ、と略同、しになる。
’ｊ’・て、モード信号Ｍ！を指定した場合は、デコー
ダ３１の出力ラインａｘ ＃ ｂ２から１信号が出力さ
れ、アンド回路３３．３５のゲートが開かれる。このた
めパルス信号発生回路３６．３８で発生したパルス信号
Ｐｔ、 Ｐ、がアンド回路ｓｓ 、ｓｓ及びオア回路４
０．４１を介してプリチャージ信号Ｐｒｅ １ 、 Ｐ
ｒｅ ２として出力され、アドレスデコーダ４２及びＲ
ＯＭ４３のプリチャージが行なわれる。この場合、上記
パルス信号Ｐｌ、 Ｐ、は、パルス信号発生回路３６゜
３Ｂから出力されるパルス信号Ｐ、Ｐ、の時間幅に対し
、Ｐ、＜Ｐｓ 、 Ｐ！＜Ｐ４の関係に設定されている
ので、ＣＰＵのクロックφ、の周波数が高い場合、パル
ス信号Ｐ、 、 Ｐ、の時間幅はりｐツクφ１の周波数
が低い場合のパルス信号Ｐ８．Ｐ、と略同、しになる。
従って、プリチャージ信号Ｐｒｅ １゜Ｐｒｅ ２は、
クロック周波数の異なるＣＰＵを使用しても時間幅が略
同じになり、アドレスデコーダ４２及びＲＯＭ４Ｊのプ
リチャージを確実に行なうことができる。
クロック周波数の異なるＣＰＵを使用しても時間幅が略
同じになり、アドレスデコーダ４２及びＲＯＭ４Ｊのプ
リチャージを確実に行なうことができる。
上記第５図に示す実施例では、ＣＰＵに応じて２種のプ
リチャージ信号を選択できるよう圧したが、更に多数の
プリチャージ信号を発生して多種のＣＰＵに適合できる
よう圧してもよい。
リチャージ信号を選択できるよう圧したが、更に多数の
プリチャージ信号を発生して多種のＣＰＵに適合できる
よう圧してもよい。
以上述べたように本発明によれば、ディスプレイ装置に
おいて、ビデオメモリに対し、非同期で動作するデータ
書込み用のアドレスカウンタとデータ読出し用のアドレ
スカウンタとを切換える場合、その切換信号によってプ
リチャージ信号を発生じ１強制的にビデオメモリをプリ
チャージするようにしているので、どのようなタイミン
グでアドレスカウンタの切換えが行なわれても、ビデオ
メモリの記憶内容を確実に保護することができる。
おいて、ビデオメモリに対し、非同期で動作するデータ
書込み用のアドレスカウンタとデータ読出し用のアドレ
スカウンタとを切換える場合、その切換信号によってプ
リチャージ信号を発生じ１強制的にビデオメモリをプリ
チャージするようにしているので、どのようなタイミン
グでアドレスカウンタの切換えが行なわれても、ビデオ
メモリの記憶内容を確実に保護することができる。
第１図ないし第４図は本発明の一実施例を示すもので、
第１図はビデオメモリ及びその周辺回路を示すブロック
図、第２図は第１図における制御部の要部を示す回路構
成図、第３図及び第４図は動作を説明するためのタイミ
ングチャート、第５−図は本発明の他の実施例を示す回
路構成図、第６図は同実施例の動作を説明するためのタ
イミングチャートである。 ｌ Ｊ−ＬＳ Ｉ 、Ｊ ２−・・ビデオメモリ％ １
３ｍ＠Ｚ４ａ・・・Ｙ方向アドレスカウンタ、ＩＳｂ。 １４ｂ・・・Ｘ方向アドレスカウンタ％ １６．１６・
・・アドレス切換回路、１７・・・Ｐ／８変換回路、１
Ｂ・・・制御回路、１９・・・水晶発振子、２１゜２３
・・・フリップフロップ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 Ｐｒｅｃｈａｒｇｅ−凡」１ゴｔ
第１図はビデオメモリ及びその周辺回路を示すブロック
図、第２図は第１図における制御部の要部を示す回路構
成図、第３図及び第４図は動作を説明するためのタイミ
ングチャート、第５−図は本発明の他の実施例を示す回
路構成図、第６図は同実施例の動作を説明するためのタ
イミングチャートである。 ｌ Ｊ−ＬＳ Ｉ 、Ｊ ２−・・ビデオメモリ％ １
３ｍ＠Ｚ４ａ・・・Ｙ方向アドレスカウンタ、ＩＳｂ。 １４ｂ・・・Ｘ方向アドレスカウンタ％ １６．１６・
・・アドレス切換回路、１７・・・Ｐ／８変換回路、１
Ｂ・・・制御回路、１９・・・水晶発振子、２１゜２３
・・・フリップフロップ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 Ｐｒｅｃｈａｒｇｅ−凡」１ゴｔ
Claims (3)
- （１）メモリと、このメモリを駆動する制御Ｎ路と、こ
の制御回路の状態変化に応じて、上記メモリを強制的に
プリチャージするためのプリチャージ信号を発生するプ
リチャージ信号発生回路とよりなるメモリプリチャージ
回路。 - （２） 上記制御回路の状態変化は、ＣＰ［Ｊのクロッ
ク周波数の変化であることを特徴とする特許請求の範囲
第（１）項記載のメモリプリチャージ回路。 - （３）メモリと、このメモリの書込みアドレスを指定す
る第１のアドレス指定手段と、上記メそりの読出しアド
レスを指定する第２のアドレス指定手段と、上記第１及
び第２のアドレス指定手段を切換えるアドレス切換回路
と。 ＣＰＵからアドレス切換指令が与えられた際、上記アド
レス切換回路に切換え信号を出力すると共ＫＪプリチャ
ージ信号を出力して上記メ′モリを強制的にプリチャー
ジする手段とを具備したことを特徴とするメモリプリチ
ャージ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226661A JPS60119685A (ja) | 1983-11-30 | 1983-11-30 | メモリプリチヤ−ジ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226661A JPS60119685A (ja) | 1983-11-30 | 1983-11-30 | メモリプリチヤ−ジ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60119685A true JPS60119685A (ja) | 1985-06-27 |
Family
ID=16848671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58226661A Pending JPS60119685A (ja) | 1983-11-30 | 1983-11-30 | メモリプリチヤ−ジ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119685A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429861B1 (ko) * | 1997-06-23 | 2004-07-19 | 삼성전자주식회사 | 온 스크린 디스플레이 시스템의 정적 메모리를 위한 프리 차지 신호 발생장치 |
| WO2005073947A1 (en) * | 2004-01-31 | 2005-08-11 | Leadis Technology, Inc. | Organic electro luminescence display driving circuit for shielding a row-line flashing |
| KR100725313B1 (ko) * | 2006-06-23 | 2007-06-07 | 리디스 테크놀로지 인코포레이티드 | 로 라인 플래싱을 방지하는 유기 전계 발광 디스플레이구동 회로 |
-
1983
- 1983-11-30 JP JP58226661A patent/JPS60119685A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429861B1 (ko) * | 1997-06-23 | 2004-07-19 | 삼성전자주식회사 | 온 스크린 디스플레이 시스템의 정적 메모리를 위한 프리 차지 신호 발생장치 |
| WO2005073947A1 (en) * | 2004-01-31 | 2005-08-11 | Leadis Technology, Inc. | Organic electro luminescence display driving circuit for shielding a row-line flashing |
| KR100725313B1 (ko) * | 2006-06-23 | 2007-06-07 | 리디스 테크놀로지 인코포레이티드 | 로 라인 플래싱을 방지하는 유기 전계 발광 디스플레이구동 회로 |
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