JPS6236312B2 - - Google Patents
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- JPS6236312B2 JPS6236312B2 JP55142087A JP14208780A JPS6236312B2 JP S6236312 B2 JPS6236312 B2 JP S6236312B2 JP 55142087 A JP55142087 A JP 55142087A JP 14208780 A JP14208780 A JP 14208780A JP S6236312 B2 JPS6236312 B2 JP S6236312B2
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- Japan
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- ram
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Links
- 238000000034 method Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
本発明は表示のための読み出しと兼ねて、ダイ
ナミツクメモリのリフレツシユを行なうダイナミ
ツクメモリリフレツシユ回路に関するものであ
る。
ナミツクメモリのリフレツシユを行なうダイナミ
ツクメモリリフレツシユ回路に関するものであ
る。
近年、半導体技術の発展と共に、マイクロコン
ピユータと呼ばれるプログラマブルな演算処理
LSIを内蔵した個人用あるいは小規模な事務処理
用の超小型コンピユータが市販され、比較的安価
に入手可能となつてきた。これらのコンピユータ
は通常キーボードを入力装置、陰極線管表示装置
を出力装置として持つている。そして低価格を実
現するために、特に高価となりがちな記憶回路や
出力装置としての文字図形表示装置に工夫をこら
している例が多い。
ピユータと呼ばれるプログラマブルな演算処理
LSIを内蔵した個人用あるいは小規模な事務処理
用の超小型コンピユータが市販され、比較的安価
に入手可能となつてきた。これらのコンピユータ
は通常キーボードを入力装置、陰極線管表示装置
を出力装置として持つている。そして低価格を実
現するために、特に高価となりがちな記憶回路や
出力装置としての文字図形表示装置に工夫をこら
している例が多い。
第１図は、かかる従来の文字図形表示装置の回
路構成の一例を示すブロツク図であり、コンピユ
ータ・システムの動作手順（プログラム）を記憶
する記憶回路２（以下ROMと称する）と、シス
テム動作時に一時データを記憶する記憶回路６
（以下RAMと称する）と、図示せざる表示装置に
文字を表示するための信号を発生する文字図形表
示駆動回路７と、これらを制御すると共に、デー
タを演算処理する中央演算処理回路１（以下
CPUと略記する）と、発振回路３から基本クロ
ツク信号を用いて、CPU１に供給するクロツク
信号を発生するクロツク信号発生回路４と、文字
図形表示のタイミング信号を発生するタイミング
信号発生回路８と、該タイミング信号発生回路８
からのタイミング信号とCPU１からのRAM６に
対するデータ授受のためのアドレス信号を交互に
切り換えて該RAM６に供給する切換回路５とか
らなつている。また、９はデータバス、１０はア
ドレスバス、１１はタイミング信号路、１２は図
示せざる表示装置へ至る出力端子である。
路構成の一例を示すブロツク図であり、コンピユ
ータ・システムの動作手順（プログラム）を記憶
する記憶回路２（以下ROMと称する）と、シス
テム動作時に一時データを記憶する記憶回路６
（以下RAMと称する）と、図示せざる表示装置に
文字を表示するための信号を発生する文字図形表
示駆動回路７と、これらを制御すると共に、デー
タを演算処理する中央演算処理回路１（以下
CPUと略記する）と、発振回路３から基本クロ
ツク信号を用いて、CPU１に供給するクロツク
信号を発生するクロツク信号発生回路４と、文字
図形表示のタイミング信号を発生するタイミング
信号発生回路８と、該タイミング信号発生回路８
からのタイミング信号とCPU１からのRAM６に
対するデータ授受のためのアドレス信号を交互に
切り換えて該RAM６に供給する切換回路５とか
らなつている。また、９はデータバス、１０はア
ドレスバス、１１はタイミング信号路、１２は図
示せざる表示装置へ至る出力端子である。
第１図に示すものは、表示装置の表示面に常に
文字や図形を表示することが可能なφ２サイクル
スチール表示方式と仮称する表示方式を利用した
文字図形表示装置である。φ２サイクルスチール
表示方式とは、第２図に示すように、CPU１の
動作が、φ１クロツク信号（第２図ａ）の立ち上
がりエツジからT1時間遅れてアドレス信号（第
２図ｃ）を出力し、φ２クロツク信号（第２図
ｂ）の立ち下がりエツジでデータ信号（第２図
ｄ）をやりとりするという事を有効に利用した方
式であり、φ２クロツク信号ｂが発生していない
期間−すなわち、T2期間に、RAM６をCPU１の
アドレスバス１０から切り離し、タイミング信号
発生回路８からのタイミング信号路１１を用いて
表示用アドレス信号を送ることにより、上記
RAM６からデータを取り出し文字や図形を表示
する方式である。
文字や図形を表示することが可能なφ２サイクル
スチール表示方式と仮称する表示方式を利用した
文字図形表示装置である。φ２サイクルスチール
表示方式とは、第２図に示すように、CPU１の
動作が、φ１クロツク信号（第２図ａ）の立ち上
がりエツジからT1時間遅れてアドレス信号（第
２図ｃ）を出力し、φ２クロツク信号（第２図
ｂ）の立ち下がりエツジでデータ信号（第２図
ｄ）をやりとりするという事を有効に利用した方
式であり、φ２クロツク信号ｂが発生していない
期間−すなわち、T2期間に、RAM６をCPU１の
アドレスバス１０から切り離し、タイミング信号
発生回路８からのタイミング信号路１１を用いて
表示用アドレス信号を送ることにより、上記
RAM６からデータを取り出し文字や図形を表示
する方式である。
次に第１図の回路の概略動作を、ROM２に記
憶された所定のプログラムに従つて図示せざる表
示装置に文字を表示する場合について説明する。
憶された所定のプログラムに従つて図示せざる表
示装置に文字を表示する場合について説明する。
CPU１は、アドレス信号を用いてROM２に記
憶された処理手順により表示せんとする文字デー
タ信号をCPU１の内部レジスタに取り入れ、そ
の後、表示装置における文字表示位置に対応した
RAM６の表示領域のアドレス信号と、先に取り
入れた文字データ信号を出力する。切換回路５
は、φ２クロツク信号ｂによつて切り換えられ、
第２図に示すようにφ２クロツク信号のT3期間
に、CPU１とRAM６が接続されるようになつて
いる。したがつてCPU１によつてT3期間に、上
記文字データ信号がRAM６に書き込まれる。こ
のようにして次々とT3期間に文字データ信号が
RAM６に書き込まれていく。切換回路５は、第
２図に示すようにφ２クロツク信号のT2期間
に、第１図に示す接続位置とは逆の位置に切り換
え接続され、タイミング信号発生回路８とRAM
６とが信号路１１を介して接続される。したがつ
て、RAM６に記憶された文字データ信号は、
次々とT2期間にタイミング信号発生回路８より
の表示用アドレス信号によつて読み出され、文字
表示駆動回路７を介して文字表示信号として出力
端子１２より出力され、図示せざる陰極線管の如
き表示装置に表示される。このようにして切換回
路路５をφ２クロツク信号ｂによつて切り換え、
第２図ｅに示すように、１文字表示期間T4内
で、CPU１からRAM６への文字データ書込みと
タイミング信号発生回路８よりの表示用アドレス
信号によるRAM６からの文字データの読み出し
とを行なうことできる。かかるφ２サイクルスチ
ール方式は、CPUの処理効率を低下させること
なく、比較的簡単な回路構成で陰極線管の画面等
に常に文字を表示することができ、かつCPUは
表示用デーを記憶するRAM（以下表示用RAMと
略すことがある）を常に読み書きできるという長
所がある。
憶された処理手順により表示せんとする文字デー
タ信号をCPU１の内部レジスタに取り入れ、そ
の後、表示装置における文字表示位置に対応した
RAM６の表示領域のアドレス信号と、先に取り
入れた文字データ信号を出力する。切換回路５
は、φ２クロツク信号ｂによつて切り換えられ、
第２図に示すようにφ２クロツク信号のT3期間
に、CPU１とRAM６が接続されるようになつて
いる。したがつてCPU１によつてT3期間に、上
記文字データ信号がRAM６に書き込まれる。こ
のようにして次々とT3期間に文字データ信号が
RAM６に書き込まれていく。切換回路５は、第
２図に示すようにφ２クロツク信号のT2期間
に、第１図に示す接続位置とは逆の位置に切り換
え接続され、タイミング信号発生回路８とRAM
６とが信号路１１を介して接続される。したがつ
て、RAM６に記憶された文字データ信号は、
次々とT2期間にタイミング信号発生回路８より
の表示用アドレス信号によつて読み出され、文字
表示駆動回路７を介して文字表示信号として出力
端子１２より出力され、図示せざる陰極線管の如
き表示装置に表示される。このようにして切換回
路路５をφ２クロツク信号ｂによつて切り換え、
第２図ｅに示すように、１文字表示期間T4内
で、CPU１からRAM６への文字データ書込みと
タイミング信号発生回路８よりの表示用アドレス
信号によるRAM６からの文字データの読み出し
とを行なうことできる。かかるφ２サイクルスチ
ール方式は、CPUの処理効率を低下させること
なく、比較的簡単な回路構成で陰極線管の画面等
に常に文字を表示することができ、かつCPUは
表示用デーを記憶するRAM（以下表示用RAMと
略すことがある）を常に読み書きできるという長
所がある。
上述した長所に加えて、本方式は、スタテイツ
クRAMよりもはるかに安価なダイナミツクRAM
を、新たにリフレツシユカウンタを設ける事なく
使用できるという特長も有している。
クRAMよりもはるかに安価なダイナミツクRAM
を、新たにリフレツシユカウンタを設ける事なく
使用できるという特長も有している。
これは、前期φ１期間に表示のためRAMを読
み出す動作により、リフレツシユを行なえるため
である。しかし、この場合ダイナミツクRAMを
完全にリフレツシユするには次の条件が満たされ
ている必要がある。すなわち、定められた期間ｔ
REF(MAX)に、一定のアドレス領域を全てアクセス
するということである。
み出す動作により、リフレツシユを行なえるため
である。しかし、この場合ダイナミツクRAMを
完全にリフレツシユするには次の条件が満たされ
ている必要がある。すなわち、定められた期間ｔ
REF(MAX)に、一定のアドレス領域を全てアクセス
するということである。
ところが、一行あたりの表示文字数が、少ない
場合や一水平周期が長い場合、上述した条件を満
たせなくなる。このことを図面を用いて、より具
体的に説明する。
場合や一水平周期が長い場合、上述した条件を満
たせなくなる。このことを図面を用いて、より具
体的に説明する。
第３図は、φ２サイクルスチール表示方式によ
り構成した表示画面の概念図で、第３図におい
て、１３は表示期間領域、１４は帰線期間領域、
１５は１文字表示領域である。１文字表示領域１
５の中の数字は、その１文字表示領域の番地を１
６進数で示したものであり、帰線期間領域１４で
も例えば第３図に示したような番地を表示読み出
ししているが、画面上には、帰線期間に読み出さ
れた内容は表示されないようになつている。第３
図に示した例では、１行を48文字で構成し、その
うち32文字を表示している。また、１行は12水平
周期かけて12本のラスタで走査している。このた
め、12水平周期に48とおりのアドレスをアクセス
するが、帰線期間のアドレスは次の行の前半のア
ドレスと同じなので、実質32とおりである。一般
的な16KビツトのダイナミツクRAMをリフレツ
シユする場合128とおりのアドレスをｔREF(MAX)
＝2ms以内でアクセスする必要がある。これを、
第３図の場合にあてはまると、128とおりのアド
レスを表示読み出しするには、128÷32＝４行、
但し最後の一行は、最初のラスターを読み出した
時点で128とおりとなるので12水平周期×３行＋
１水平周期＝37水平周期必要となる。これでは、
通常のテレビジヨン方式で採用している１水平周
期63.5μｓだと63.5μｓ×37≒2.35msとなりｔRE
Ｆ（ＭＡＸ）の仕様を満足しない。
り構成した表示画面の概念図で、第３図におい
て、１３は表示期間領域、１４は帰線期間領域、
１５は１文字表示領域である。１文字表示領域１
５の中の数字は、その１文字表示領域の番地を１
６進数で示したものであり、帰線期間領域１４で
も例えば第３図に示したような番地を表示読み出
ししているが、画面上には、帰線期間に読み出さ
れた内容は表示されないようになつている。第３
図に示した例では、１行を48文字で構成し、その
うち32文字を表示している。また、１行は12水平
周期かけて12本のラスタで走査している。このた
め、12水平周期に48とおりのアドレスをアクセス
するが、帰線期間のアドレスは次の行の前半のア
ドレスと同じなので、実質32とおりである。一般
的な16KビツトのダイナミツクRAMをリフレツ
シユする場合128とおりのアドレスをｔREF(MAX)
＝2ms以内でアクセスする必要がある。これを、
第３図の場合にあてはまると、128とおりのアド
レスを表示読み出しするには、128÷32＝４行、
但し最後の一行は、最初のラスターを読み出した
時点で128とおりとなるので12水平周期×３行＋
１水平周期＝37水平周期必要となる。これでは、
通常のテレビジヨン方式で採用している１水平周
期63.5μｓだと63.5μｓ×37≒2.35msとなりｔRE
Ｆ（ＭＡＸ）の仕様を満足しない。
これに対処するための一般的な手法としては、
前記ｔREF(MAX)以下の周期で前出のCPU１を一
時停止させ、その間に別に設けたリフレツシユカ
ウンタの出力をダイナミツクRAMのアドレスと
して直接与え、一定領域をアクセスする方法であ
る。また、別の手法としては、前記ｔREF(MAX)以
下の周期で前記CPU１に割り込みをかけ、その
割り込み処理の中で、ソフトウエア的にダイナミ
ツクRAMの必要なアドレスを全てアクセスする
方である。
前記ｔREF(MAX)以下の周期で前出のCPU１を一
時停止させ、その間に別に設けたリフレツシユカ
ウンタの出力をダイナミツクRAMのアドレスと
して直接与え、一定領域をアクセスする方法であ
る。また、別の手法としては、前記ｔREF(MAX)以
下の周期で前記CPU１に割り込みをかけ、その
割り込み処理の中で、ソフトウエア的にダイナミ
ツクRAMの必要なアドレスを全てアクセスする
方である。
しかしながら、このどちらの方法も、ハードウ
エアの規模が大きくなる上、前記CPU１の処理
効率が低下してしまいせつかくφ２サイクルスチ
ール表示方式の長所を無効にしてしまうという欠
点があつた。
エアの規模が大きくなる上、前記CPU１の処理
効率が低下してしまいせつかくφ２サイクルスチ
ール表示方式の長所を無効にしてしまうという欠
点があつた。
本発明の目的は、上記した従来技術の欠点をな
くし、CPUの処理効果を全く落とすことなく、
ダイナミツクメモリのリフレツシユ周期の短縮化
を可能とし、しかもハードウエアの規模はほとん
ど増加しないダイナミツクメモリリフレツシユ回
路を提供するにある。
くし、CPUの処理効果を全く落とすことなく、
ダイナミツクメモリのリフレツシユ周期の短縮化
を可能とし、しかもハードウエアの規模はほとん
ど増加しないダイナミツクメモリリフレツシユ回
路を提供するにある。
上述した目的を達成するため、表示期間は文字
単位で変化する表示用アドレスを帰線期間は、１
文字中の１走査単位で変化するように切換えるこ
とにより、一行を表示読み出しする期間にアクセ
スするメモリのアドレスを増加せしめリフレツシ
ユ周期を短縮しようとするものである。
単位で変化する表示用アドレスを帰線期間は、１
文字中の１走査単位で変化するように切換えるこ
とにより、一行を表示読み出しする期間にアクセ
スするメモリのアドレスを増加せしめリフレツシ
ユ周期を短縮しようとするものである。
本発明による具体的実施例を図面を用いて説明
する。
する。
第４図は本発明による一実施例を示す構成図で
ある。第４図において、ｂはφ２クロツク、５は
アドレス切換え回路、６はダイナミツクRAM、
８はタイミング信号発生回路、１０はCPUアド
レスバス、１６はアドレス切換回路、１７は表示
期間信号、１８はラスターアドレス、１９は表示
読み出しアドレス、２０は表示用RAMアドレス
である。ｂ，５，６，８，１０の各ブロツクは、
第１図の同一番号の各ブロツクと対応している。
また、前記ラスターアドレス１８は現在走査して
いるラスターが、一行の中の何番目のラスターか
を示す信号、前記表示読み出しアドレス１９は、
表示のために読み出すアドレス信号、表示期間信
号１７は表示期間か帰線期間かを示す信号で、本
信号により、アドレス切換回路１６において、前
記表示読み出しアドレス１９のうち３ビツトを、
前記ラスターアドレスの中の下位３ビツトを切換
え、表示期間には前者、帰線期間には後者を表示
用RAMアドレス２０として出力する。
ある。第４図において、ｂはφ２クロツク、５は
アドレス切換え回路、６はダイナミツクRAM、
８はタイミング信号発生回路、１０はCPUアド
レスバス、１６はアドレス切換回路、１７は表示
期間信号、１８はラスターアドレス、１９は表示
読み出しアドレス、２０は表示用RAMアドレス
である。ｂ，５，６，８，１０の各ブロツクは、
第１図の同一番号の各ブロツクと対応している。
また、前記ラスターアドレス１８は現在走査して
いるラスターが、一行の中の何番目のラスターか
を示す信号、前記表示読み出しアドレス１９は、
表示のために読み出すアドレス信号、表示期間信
号１７は表示期間か帰線期間かを示す信号で、本
信号により、アドレス切換回路１６において、前
記表示読み出しアドレス１９のうち３ビツトを、
前記ラスターアドレスの中の下位３ビツトを切換
え、表示期間には前者、帰線期間には後者を表示
用RAMアドレス２０として出力する。
本実施例において、ダイナミツクRAM６は、
現在最も一般的に使用されているロウアドレス，
カラムアドレス時分割入力型の16Kビツトのもの
を用いている。この型のダイナミツクRAMは14
ビツトのアドレス入力のうち半分の７ビツトをロ
ウアドレス、残り７ビツトをカラムアドレスとし
て時分割で入力し、このうちロウアドレスの方だ
け、2ms以内にアクセスすることにより、RAM
の内容がリフレツシユされる。本実施例では、14
ビツトの前記表示用RAMアドレス２０のうち、
下位７ビツトをロウアドレスに割り当て、その７
ビツトの中の上位３ビツト即ち、最下位ビツトか
ら第５，第６，第７ビツトを前記アドレス切換回
路１６の出力より得る。前記アドレス切換回路１
６の出力とは帰線期間即ち、非表示期間には前記
ラスターアドレス１８の４ビツトのうち下位３ビ
ツトを、また、表示期間には前記表示読み出しア
ドレス１９のうちの最下位ビツトから数えて第
５，第６，第７ビツトである。
現在最も一般的に使用されているロウアドレス，
カラムアドレス時分割入力型の16Kビツトのもの
を用いている。この型のダイナミツクRAMは14
ビツトのアドレス入力のうち半分の７ビツトをロ
ウアドレス、残り７ビツトをカラムアドレスとし
て時分割で入力し、このうちロウアドレスの方だ
け、2ms以内にアクセスすることにより、RAM
の内容がリフレツシユされる。本実施例では、14
ビツトの前記表示用RAMアドレス２０のうち、
下位７ビツトをロウアドレスに割り当て、その７
ビツトの中の上位３ビツト即ち、最下位ビツトか
ら第５，第６，第７ビツトを前記アドレス切換回
路１６の出力より得る。前記アドレス切換回路１
６の出力とは帰線期間即ち、非表示期間には前記
ラスターアドレス１８の４ビツトのうち下位３ビ
ツトを、また、表示期間には前記表示読み出しア
ドレス１９のうちの最下位ビツトから数えて第
５，第６，第７ビツトである。
本実施例を前出の第３図と同様の表示構成に摘
要した場合の表示読み出しアドレスと画面の対応
を第５図に示す。第３図と第５図を比較すれば分
かるように、表示期間は両者共同じ表示読み出し
アドレスが同一文字表示領域内で走査線の数だけ
くり返し与えられる。一方、帰線期間において
は、第３図の従来例だと表示期間と同様のアドレ
スが与えられているのに対して、本実施例による
第５図の方では、同一文字表示領域内でも一走査
線ごとに異なるアドレスが与えられる。この結
果、最悪でも１行と４走査線すなわち、16水平周
期で前記ダイナミツクRAM６のリフレツシユに
必要な領域を読み出せる。通常は１水平周期≒
63.5μｓなので、リフレツシユ周期ｔREFは、ｔR
ＥＦ＝63.5〓s×16＝1.016nsとなり、ｔREF(MAX)で
ある２nsよりも充分小さくなることが分かる。
要した場合の表示読み出しアドレスと画面の対応
を第５図に示す。第３図と第５図を比較すれば分
かるように、表示期間は両者共同じ表示読み出し
アドレスが同一文字表示領域内で走査線の数だけ
くり返し与えられる。一方、帰線期間において
は、第３図の従来例だと表示期間と同様のアドレ
スが与えられているのに対して、本実施例による
第５図の方では、同一文字表示領域内でも一走査
線ごとに異なるアドレスが与えられる。この結
果、最悪でも１行と４走査線すなわち、16水平周
期で前記ダイナミツクRAM６のリフレツシユに
必要な領域を読み出せる。通常は１水平周期≒
63.5μｓなので、リフレツシユ周期ｔREFは、ｔR
ＥＦ＝63.5〓s×16＝1.016nsとなり、ｔREF(MAX)で
ある２nsよりも充分小さくなることが分かる。
また、本実施例では、便宣上16Kビツトダイナ
ミツクRAMを用いているが、他の4Kビツトある
いは64Kビツトのものを用いても同様の効果が得
られる事は自明であろう。
ミツクRAMを用いているが、他の4Kビツトある
いは64Kビツトのものを用いても同様の効果が得
られる事は自明であろう。
本発明を採用することにより、φ２サイクルス
チール方式によるダイナミツクRAMのリフリツ
シユを従来の２〜３倍の速度で行なえるので、表
示文字数が少ない場合や、水平周期が長い場合で
もほとんど回路規模を増やすことなく、また、
CPUの処理効率を落とすことなくリフレツシユ
が行なえ、大変経済的である。
チール方式によるダイナミツクRAMのリフリツ
シユを従来の２〜３倍の速度で行なえるので、表
示文字数が少ない場合や、水平周期が長い場合で
もほとんど回路規模を増やすことなく、また、
CPUの処理効率を落とすことなくリフレツシユ
が行なえ、大変経済的である。
第１図は従来例を説明するための構成図、第２
図ａ〜ｅは従来例を説明するためのタイミング
図、第３図は従来例を説明するための概念図、第
４図は本発明によるダイナミツクメモリリフレツ
シユ回路の一実施例を示す構成図、第５図は第４
図のダイナミツクメモリリフレツシユ回路を説明
するための概念図である。 １６……アドレス切換回路、１７……表示期間
信号、１８……ラスターアドレス。
図ａ〜ｅは従来例を説明するためのタイミング
図、第３図は従来例を説明するための概念図、第
４図は本発明によるダイナミツクメモリリフレツ
シユ回路の一実施例を示す構成図、第５図は第４
図のダイナミツクメモリリフレツシユ回路を説明
するための概念図である。 １６……アドレス切換回路、１７……表示期間
信号、１８……ラスターアドレス。
Claims (1)
- １ ダイナミツク型メモリと、該メモリの少なく
も一部の領域を一定周期で表示のため読み出す文
字アドレス信号発生手段および走査線アドレス信
号発生手段と、文字図形表示可能期間を示す表示
期間信号を発生する手段を有するラスタースキヤ
ン型文字図形表示装置駆動回路において、前記文
字アドレス信号の内１本以上の信号と、同一本数
の前記走査線アドレス信号の一部または全部と
を、前記表示期間信号により切換える手段を有す
るを特徴とするダイナミツクメモリリフレツシユ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55142087A JPS5766590A (en) | 1980-10-13 | 1980-10-13 | Dynamic memory refreshing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55142087A JPS5766590A (en) | 1980-10-13 | 1980-10-13 | Dynamic memory refreshing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5766590A JPS5766590A (en) | 1982-04-22 |
| JPS6236312B2 true JPS6236312B2 (ja) | 1987-08-06 |
Family
ID=15307117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55142087A Granted JPS5766590A (en) | 1980-10-13 | 1980-10-13 | Dynamic memory refreshing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5766590A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102165210B1 (ko) * | 2019-11-27 | 2020-10-15 | 주식회사 코씨드바이오팜 | 동규자 추출물을 유효성분으로 포함하는 탈모 방지용 화장료 조성물 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57129585A (en) * | 1981-02-04 | 1982-08-11 | Nec Corp | Memory device |
| JPS5884582A (ja) * | 1981-11-16 | 1983-05-20 | Nec Corp | 画像メモリ−装置 |
| JPS5954095A (ja) * | 1982-09-20 | 1984-03-28 | Toshiba Corp | ビデオｒａｍリフレッシュ方式 |
| JPS5968893A (ja) * | 1982-10-13 | 1984-04-18 | Fujitsu Ltd | メモリ制御方式 |
| JPH0634354B2 (ja) * | 1984-11-05 | 1994-05-02 | ソニー株式会社 | プリンタ装置 |
-
1980
- 1980-10-13 JP JP55142087A patent/JPS5766590A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102165210B1 (ko) * | 2019-11-27 | 2020-10-15 | 주식회사 코씨드바이오팜 | 동규자 추출물을 유효성분으로 포함하는 탈모 방지용 화장료 조성물 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5766590A (en) | 1982-04-22 |
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