JPS6327712B2

JPS6327712B2 -

Info

Publication number: JPS6327712B2
Application number: JP56081078A
Authority: JP
Inventors: Shigeru Hirahata; Toyotaro Nishihara; Masutomi Oota; Sadaji Okamoto; Tetsuya Ikeda
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-05-29
Filing date: 1981-05-29
Publication date: 1988-06-03
Also published as: JPS57196292A

Description

【発明の詳細な説明】本発明は、画像表示又は書込用メモリにダイナ
ミツク型メモリを用いた画像メモリ駆動回路に関
するものである。

近年、半導体技術の発展と共に、マイクロコン
ピユータと呼ばれる演算処理LSIを内蔵した超小
型コンピユータが比較的安価に市販され、個人用
あるいは小規模事務用として普及するきざしを見
せ始めている。これらのコンピユータは通常キー
ボードを入力装置、陰極線管表示装置を出力装置
として持つており、低価格の実現のために回路面
での工夫をこらしている例が多い。

第１図は、このようなコンピユータの出力装置
である文字図形表示装置の回路構成の一例を示す
ブロツク図で、特開昭54−144827に詳しく説明さ
れている。第１図において、１は演算処理回路
（以下MPUと略記する）、２は後述する表示装置
に文字や図形を表示するための信号を発生する文
字図形表示回路、３はシステム動作時にMPU１
からのデータを一時記憶するダイナミツク型の記
憶回路（以下データRAMと略記する）、４は
MPU１の動作手順（プログラム）を記憶する記
憶回路（以下プログラムROMと略記する）、５
はブラウン管に代表される表示器である。また、
１１はMPU１と各回路とのデータの授受を行な
うための信号路、すなわちデータバスであり、１
２はCPU１が各回路に番地信号を供給する信号
路すなわちアドレスバスである。さらに文字図形
表示回路２は、表示に必要な各種タイミング信号
を発生する表示タイミング信号発生回路２１、ア
ドレスバス１２と表示タイミング信号発生回路２
１からの表示タイミング信号路１３とを同回路２
１から表示切換パルス信号路１４を経て供給され
る信号によつて切り換えて複合アドレス信号路１
５に供給するアドレス切換回路２２、表示画面と
相対位置関係を持ち文字符号情報を記憶する記憶
回路（以下表示用RAMと略記する）２３、この
文字符号情報に対応する文字符号パターンをあら
かじめ記憶している再生専用の記憶回路（以下文
字パターンROMと略記する）２４、および文字
パターンROM２４からの並列信号を直列信号に
変換する並列直列変換回路２５から構成される。
また、第１図のおもな信号路のタイミングを第２
図に示す。

第１図に示す回路は、表示器５の表示面に常に
文字や図形を表示することが可能なサイクルスチ
ール表示方式と仮称する表示方式を採用し、表示
用RAM２３に供結される表示のための複合アド
レスをデータRAM３にも供給し、低価格化をは
かつたものである。サイクルスチール表示方式と
は、MPU１のクロツク信号に表示用クロツク信
号（第２図ａ）に同期した信号を供給し、MPU
１からのアドレス信号（第２図ｂ）と表示タイミ
ング信号発生回路２１からのアドレス信号（第２
図ｄ）とを同期して発生させ、MPU１の１サイ
クルの動作中に表示RAM２３を２回アクセス可
能に構成し、１回のアクセスはMPU１のために
もう１回のアクセスを表示のためにあてる方式で
ある。すなわち、MPU１の１クロツクサイクル
T₁期間のうち、第２図ｃで示すように後半のサ
イクルT₃期間のみデータ信号の授受が行なわれ
ることを利用し、第２図ｅのように前半のサイク
ルT₁期間には表示用RAM２３をMPU１のアド
レスバス１２から切り離し、表示タイミング信号
発生回路２１からの表示タイミング信号路１３に
接続して上記表示用RAM２３から表示用データ
を読み出し文字や図形を表示する方式である。

次に第１図の回路の概略動作を、ROM４に記
憶された所定のプログラムに従つて表示器５に文
字を表示する場合について説明する。

MPU１は、アドレス信号を用いてROM４に
記憶された処理手順により表示せんとする文字デ
ータ信号をMPU１の内部レジスタに取り入れ、
その後、表示器５における文字表示位置に対応し
た表示用RAM２３の表示領域のアドレス信号
と、先に取り入れた文字データ信号を出力する。
アドレス切換回路２２は、表示切換パルス信号路
１４の切換パルス信号によつて切り換えられ、第
２図に示すように切換パルス信号のT₃期間に、
MPU１と表示用RAM２３が接続されるように
なつている。したがつてMPU１によつてT₃期間
に、上記文字データ信号が表示用RAM２３に書
き込まれる。このようにして次々とT₃期間に文
字データ信号が表示用RAM２３に書き込まれて
いく。アドレス切換回路２３は、第２図に示すよ
うに切換パルス信号のT₂期間に、第１図に示す
接続位置とは逆の位置に切り換え接続され、表示
タイミング信号発生回路２１と表示用RAM２３
とが接続される。したがつて表示RAM２３に記
憶された文字データ信号は、次々とT₂期間に表
示タイミング信号発生回路２１からの表示用アド
レス信号によつて読み出され、文字パターン
ROM２４によつて文字パターンに変換されたの
ち、並列直列変換回路２５を介して表示器５に出
力され表示される。このようにしてアドレス切換
回路２２をMPU１のクロツク信号である切換パ
ルス信号によつて切り換え、第２図ｅに示すよう
に、MPU１のクロツク１サイクルすなわち１文
字表示期間T₁内で、MPU１から表示用RAM２
３への文字データ書込みと表示タイミング信号発
生回路２１よりの表示用アドレス信号による表示
用RAM２３からの文字データの読み出しとを行
なうことができる。かかるサイクルスチール方式
は、比較的簡単な回路構成で表示器５の画面に常
に文字を表示することができ、かつMPUは表示
用データを記憶する表示用RAM２３を常に読み
書きできるという長所がある。

上述した長所に加えて、本方式は、スタテイツ
クRAMよりもはるかに安価なダイナミツク
RAMを、新たにリフレツシユカウンタを設ける
事なく使用できるという特長も有している。これ
は、前記T₂期間に表示のためRAMを読み出す動
作により、リフレツシユが行なわれるためであ
る。

第１図の例ではこれを積極的に利用し、表示用
RAM２３以外のRAMすなわちデータRAM３に
もアドレス切換回路２２から出力される複合アド
レス信号を供給して、T₂期間をリフレツシユ期
間にあてシステム全体をダイナミツクRAMで構
成し低価格なものとしている。

しかし、このような従来例においては、MPU
１のクロツクと表示クロツクとを同期させる必要
があるため、表示器５に表示する画面の表示仕様
によつて表示クロツク周波数が決められると必然
的にMPU１のクロツク周波数も決まつてしまう
という欠点がある。たとえば、表示画面の横方向
に表示できる文字数を32文字とするとMPU１の
クロツク周波数は約700KHz、40文字とすると約
1MHz、64文字とする約1.4MHzというように、
MPU１がより高いクロツク周波数で動作可能な
場合であつても、上記定められたMPUクロツク
周波数で動作しなければならず、実質的処理速度
を低下させている。

本発明の目的は、上記した従来技術の欠点をな
くし、MPUの処理速度を極力低下させることな
く、かつ従来のサイクルスチール方式の利点も兼
ねそなえた画像メモリ駆動回路を提供することに
ある。

上記目的を達成するために、本発明では、
MPUクロツク信号を表示クロツク信号とは別に
発生させてMPUの高速動作を可能としたうえで、
表示タイミング信号発生回路から出力される表示
タイミング信号から表示用RAMのリフレツシユ
に必要な期間を示すリフレツシユ期間信号を発生
するリフレツシユ期間信号発生回路と、アドレス
切換制御回路を設け、表示タイミング信号発生回
路からの信号とリフレツシユ期間信号とをアドレ
ス切換制御回路に入力し、表示期間およびリフレ
ツシユ期間にはMPUアドレス信号と表示アドレ
ス信号とを表示クロツク信号によつて交互に切り
換えて表示アドレス優先形のアドレス供給を行な
い、他の期間においてはMPUアドレス優先形の
アドレス供給を行なうことを特徴とする以下、本発明を第３図〜第８図を用いて詳細に
説明する。第３図は本発明の一実施例を示すブロ
ツク構成図であり、第４図は第３図の主要部より
詳細なブロツク構成図であり、第５図は本発明に
よる表示画面の一例を示す図である。さらに、第
６図、第７図は第３図および第４図の主要な信号
路のタイミングを示す波形図である。

第３図において、第１図と同一ブロツクには同
一符号が記してあり、これらのブロツクの動作に
ついては第１図と同様である。第３図において、
６はMPU１のためのクロツク発生回路、７は
MPU１のクロツクを一時的に引き伸ばすクロツ
ク引き伸ばし回路、８はアドレス切換回路２２や
上記クロツク引き伸ばし回路７を制御するアドレ
ス切換制御回路である。さらに、１６はデータ
RAM３および表示RAM２３が選択されている
事を示す信号をアドレス切換制御回路からそれぞ
れのRAMに供給するメモリ選択信号路、１７は
MPU１のクロツク信号を引き伸ばすための信号
をアドレス切換制御回路８からクロツク引き伸ば
し回路７に供給するクロツク引き伸ばし信号路、
１８はクロツク発生回路６からのクロツク信号を
クロツク引き伸ばし回路７に供給するクロツク信
号路、１９はMPU１にクロツク引き伸ばし回路
７からMPUクロツク信号を供給する信号路、２
０はアドレス切換回路２２の切換を制御する信号
をアドレス切換制御回路８から供給する信号路で
ある。また、第４図は第３図に示すアドレス切換
制御回路８をより詳細なブロツクで示した図で、
８１はデータRAM３および表示用RAM２３を
示すアドレスがアドレスバス１２に出力された事
を検出するアドレスデコーダ、８２は表示タイミ
ング信号発生回路２１から出力される信号から表
示期間とデータRAM３のリフレツシユに必要な
リフレツシユ期間とを示す表示・リフレツシユ信
号を発生する表示・リフレツシユ期間信号発生回
路、８３は表示クロツク信号である表示切換パル
ス信号に同期したMPU１のクロツク引き伸ばし
信号を発生する引き伸ばし信号発生回路、８４は
その引き伸ばし信号をそれぞれのRAMが選択さ
れかつ表示期間やリフレツシユ期間であつた時に
出力するためのアンド回路、８５は表示切換パル
スを反転するためのノツト回路、８６は表示期間
やリフレツシユ期間にノツト回路８５で反転され
た表示切換パルスを出力するためのアンド回路、
８７はアンド回路８６の出力を反転するためのノ
ツト回路、８８はアドレスレコーダ８１の出力信
号および表示期間やリフレツシユ期間における表
示切換パルスをメモリ選択信号として信号路１６
に出力するためのオア回路である。

以下、第３図、第４図の動作を第５図、第６
図、第７図を参照して説明する。第３図におい
て、クロツク発生回路６は表示タイミング信号発
生回路２１とは独立してMPU１のクロツク信号
を決定すべく第６図ｃに示すような発振出力信号
を信号路１８に出力する。クロツク引き伸ばし回
路７では、上記信号路１８から供給される信号を
もとにMPUクロツク信号（第６図ｇ）を発生し
て、信号路１９を経てMPU１に供給する。この
クロツク引き伸ばし回路７は３〜４個のフリツプ
フロツプにより構成され、入力信号路１７からの
信号がローレベルのとき信号路１８からの発振出
力信号を1/4に分周し、入力信号路１７の信号が
ハイレベルのとき信号路１８からの発振出力信号
に対応して立上りは行なうが、立下りは行なわな
いような出力信号を発生する。さらに、信号路１
７に出力信号を発生するアドレス切換制御回路８
は、第４図にその詳細なブロツク図を示すよう
に、表示用RAM２３およびデータRAM３の読
み書きに関する制御信号を発生する回路である。
すなわち、第５図ａのような画面構成をしている
と仮定すると、表示・リフレツシユ期間信号発生
回路８２では第５図ｂで示す表示期間３３、リフ
レツシユ期間３４でハイベル、高速アクセス期間
３５でローレベルであるような信号を発生し、ハ
イレベル期間中であつて引き伸ばし信号発生回路
８３およびアドレスデコーダ８１の出力がハイレ
ベルになるとアンド回路８４によつてハイレベル
の出力信号が第６図ｆのようにクロツク引き伸ば
し信号として信号路１７に出力される。さらに、
このハイレベル期間中には、信号路１４から供給
される第６図ａのような表示切換パルス信号がノ
ツト回路８５、アンド回路８６、ノツト回路８７
を経て信号路２０へ第６図ｉのようなアドレス切
換信号として出力されているため、従来例と同様
に信号路１５には表示切換パルス信号に同期した
第６図ｈに示すような表示とMPU１のアドレス
が交互に現われる複合アドレス信号が出力され
る。また、オア回路８８によつてアドレスデコー
ダ８１とアンド回路８６との出力信号の論理和が
とられているため、表示切換パルス信号のローレ
ベルの期間およびRAMが選択された場合に、第
６図ｅに示すようにハイレベルの信号が信号路１
６に出力される。従つて、表示およびリフレツシ
ユ期間には、これら３つの信号路１６，１７，２
０に出力される信号によつて表示切換パルス信号
に同期してMPU１からデータRAM３、表示用
RAM２３への書き込み読み出しが行なわれる。
この時のMPU１の処理速度は、RAMへの書き
込み読み出しのたびに最悪の条件であつても表示
切換パルス信号１サイクル分の時間だけ低下し、
第５図の表示画面の例では前述のように表示クロ
ツクが約1.4MHzであるため最悪約720nS／アクセ
スの低下となる。

さらに、他の期間、すなわち第５図ｂの高速ア
クセス期間３５では、第４図表示・リフレツシユ
期間信号発生回路８２の出力がローレベルのた
め、信号路１７はローレベル（第７図ｆ）、信号
路２０はハイレベル（第７図ｉ）となる。さらに
信号路１６には、アドレスデコーダ８１の出力が
そのまま出力されることとなり第７図ｅで示すよ
うな信号となる。したがつて、第６図ｈに示すよ
うにデータRAM３および表示RAM２３には
MPU１のアドレスのみが供給され、待ち時間な
く読み書きすることができる。

以上の動作をもとに、MPU１の処理速度につ
いて従来例との比較を行つてみる。第５図の画面
構成として従来例では、MPU１の処理速度は約
1.4MHzである。しかし、本発明の例では、MPU
１に供給するクロツクを高速化できるため2MHz
のクロツクを与えることができ、表示用RAM２
３およびデータRAM３への読み書きが平均10％
の割合であつたと仮定すると次式のようになる。

f_MPU＝１／１／fc_K＋P_A×P_R×T_D −(1) f_MPU：MPU１の実質的クロツク周波数 fc_K：MPU１に供給されるクロツク周波数 P_A：RAMをアクセスする割合ここでP_R：表示およびリフレツシユ期間が全期
間に占める割合 T_D：１回のアクセスの平均クロツク引き伸ばし
時間ここで、fc_K＝2MHz、P_A＝10％、P_R＝2/3（第
５図ｂより計算）、T_D＝360nSとすると、実質的
クロツク周波数f_MPU＝1.90MHzとなり、従来クロ
ツク周波数約1.4MHzの1.4倍の処理速度とするこ
とができる。

以上の実施例では、表示用RAM２３の内容が
文字パターン発生用ROM２４で文字図形パター
ンに変換されるような、いわゆるキヤラクタデイ
スプレイの例で説明したが、本発明は、特にこの
例に限つた訳ではなく、第３図における文字パタ
ーン発生用ROM２４がなく表示用RAM２３の
内容がそのままのパターンで並列直列変換回路２
５に供給されるような、いわゆるグラフイツクデ
イスプレイにおいても有効である。この場合の表
示期間およびリフレツシユ期間を第５図に対応し
て第８図に示す。この場合には、表示用RAM２
３が走査線ごとに異なる番地を読み出されること
になるため、リフレツシユ期間を第５図の例より
さらに短かい期間とすることができる。すなわ
ち、現在、市場に出ている16キロビツトおよび64
キロビツトのダイナミツクRAMでは２ｍＳ以内
に128個の異なるアドレスをアクセスすればリフ
レツシユが完了するため、第８図ではリフレツシ
ユ期間として１水平走査期間あたり８個の異なる
アドレスをアクセスするとして、約１ｍＳ（128÷
８×63.5μS＝1016μS）でリフレツシユ完了する
ように定めることができる。この例でMPU１の
実質的クロツク周波数f_MPUを求めてみると、リフ
レツシユ期間が少なくなつたため P_R＝0.51（＝192／192＋72×64／64＋32 ＋72／192＋72×８／64＋32）として計算でき、f_MPU＝1.93MHzとなる。したが
つて、より高速動作可能となる。さらにこの例で
は、表示用RAM２３に12キロバイトもの大容量
が必要となるが、表示用RAM２３にダイナミツ
クRAMを用いデータRAM３と表示用RAM２３
とを同時にリフレツシユ可能してシステム全体を
安価なダイナミツクRAMで構成することも可能
である。

以上の例では、表示用RAM２３の内容を出力
するとして説明したが、表示用RAM２３の内容
を読み出すだけでなく、たとえばテレビカメラと
接続された画像書込用メモリのように、書き込む
場合であつても本発明の適用が可能であるのは自
明である。

以上述べたように、本発明によると、従来表示
仕様によつて限定されていたMPUのクロツク周
波数を、そのMPUの持つ最高のクロツク周波数
で動作させることが可能であり、かつ表示および
リフレツシユ期間中は表示優先形のサイクルスチ
ールアクセス方式、他の期間はMPU優先アクセ
ス方式とMPUの処理速度の低下をきわめて少な
くすることができるため性能が向上する。ちなみ
に、従来約1.4MHzのMPUクロツクを本発明によ
れば約1.9MHzと約1.4倍の性能向上が期待でき
る。また、従来のサイクルスチール方式の持つて
いた利点、すなわち、表示器の画面に常に文字を
表示することやダイナミツクRAMの使用の利点
をそのまま持ち続けているため、システム全体を
ダイナミツクRAMを用いて安価に構成すること
ができる。

【図面の簡単な説明】

第１図は従来の文字図形表示装置の回路構成を
示すブロツク図、第２図ａ〜ｅは第１図における
主要な信号路のタイミング図、第３図は本発明の
一実施例を示す文字図形表示装置の回路構成を示
すブロツク図、第４図は第３図におけるアドレス
切換制御回路のさらに詳細な回路構成を示すブロ
ツク図、第５図ａ，ｂおよび第８図は本発明によ
る表示画面構成の一例を示す図、第６図ａ〜ｉお
よび第７図ａ〜ｉは第３図および第４図における
主要な信号路のタイミング図である。１……MPU、２……文字図形表示回路、３…
…データRAM、６……クロツク発生回路、７…
…クロツク引き伸ばし回路、８……アドレス切換
制御回路、２１……表示タイミング信号発生回
路、２２……アドレス切換回路、２３……表示用
RAM。

Claims

【特許請求の範囲】

１ダイナミツク型メモリ回路と、該メモリ回路
の少なくとも一部の領域を一定周期で書き込み又
は読み出すための信号を発生する画像タイミング
信号発生回路と、該メモリ回路と情報交換を行な
う中央演算処理回路と、該画像タイミング信号発
生回路から出力される画像用アドレス信号と該中
央演算処理回路から出力されるアドレス信号とを
切り換えて該メモリ回路に供給するアドレス切換
回路とを有する画像メモリ駆動回路において該画
像タイミング信号発生回路から出力される信号よ
り該メモリ回路のリフレツシユに必要な期間を示
すリフレツシユ期間信号を発生するリフレツシユ
期間信号発生回路と、該アドレス切換回路の切換
えを制御するアドレス切換制御回路とを設け、該
画像タイミング信号発生回路から出力される画像
クロツク信号および画像期間信号と、該リフレツ
シユ期間信号発生回路から出力されるリフレツシ
ユ期間信号とを該アドレス切換制御回路に供給
し、該アドレス切換制御回路の出力信号を該切換
回路に供給することにより、画像期間およびリフ
レツシユ期間では画像用アドレス信号と該中央演
算処理回路から出力されるアドレス信号とを画像
クロツク信号によつて交互に該メモリ回路に供給
し、他の期間では該中央演算処理回路から出力さ
れるアドレス信号を優先的に該メモリ回路に供給
するようアドレス切換回路を制御することを特徴
とする画像メモリ駆動回路。