JPH0766319B2 - ビデオ・データ制御装置 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明はパーソナル・コンピュータなどのコンピュータ
用のビデオ・サブシステムに関し、より具体的には、ビ
デオ・メモリへのアクセスについての優先制御（調停）
機能に関する性能が改善された効率のより高いビデオ・
サブシステムに関する。

B.従来技術 本明細書では、本発明をパーソナル・コンピュータ・シ
ステムに関連して説明する。上記のようなシステムは、
これまで、バスによって様々な入出力要素および記憶要
素と相互接続されたマイクロプロセッサを含むものとし
て記載されてきた。パーソナル・コンピュータに、ユー
ザがアダプタ・カードを挿入できる入出力スロットが含
まれることもある。

たとえば、米国特許第414081200号には、全点アドレス
可能モード即ちグラフィック・モードでテキスト文字を
書き込み、その後にはテキスト文字を読み取ることので
きるラスター走査式のビデオ表示用の装置と方法を含
む、パーソナル・コンピュータ・システムが記載されて
いる。プロセッサは、記憶装置から検索されたテキスト
文字のドット・パターンを選択しそれをグラフィック・
ビデオ表示バッファにロードすることによって、表示装
置に文字を書き込み、表示バッファから検索されたドッ
ト・パターンを主記憶装置から検索されたドット・パタ
ーンと比較することによって、既に書き込まれたテキス
ト文字を読み取る。カラー表示装置用の装備もある。こ
のシステムは、ビデオ・サブシステムを含む表示装置ア
ダプタまたはグラフィック・アダプタの例であり、アダ
プタは入出力スロットに挿入される。

複数の記憶マップを含むラスター走査式表示装置を備え
た拡張機能ビデオ・サブシステムが、米国特許第415801
135号に記載されている。それらのマップは２つのモー
ドでアドレス指定可能であり、システムによってアドレ
ス指定およびビデオ情報の表示がもたらされる。このシ
ステムは、機能強化されたグラフィック・システム構成
であり、しばしば高機能グラフィック・アダプタ（EG
A）と呼ばれる。ビデオ・メモリへのアクセスは、CPUと
CRT制御装置とのアクセスが多重化して時分割される。
特定のサイクルの詳細は明らかでないが、この高機能グ
ラフィック・アダプタ（EGA）カードは、CRT制御装置と
CPUの両方からメモリにアクセスするための専用サイク
ルを供給する。EGAは低速モードおよび高速モードとい
う２つの調停モードをもつ。高速モードでは、CPUは、
５サイクルごとに常に１サイクル割り当てられ、その１
サイクルの間にビデオ・メモリにアクセスすることがで
きる。低速モードでは、CPUはビデオ・メモリにアクセ
スするため、５サイクルのうち３サイクルを割り当てら
れる。

その他にもビデオ・サブシステムの調停機能に関する従
来技術が知られている。たとえば、米国特許第41511196
5号には、データ処理システムのビデオ・メモリ・アレ
イ即ちビデオ・ランダム・アクセス・メモリ（VRAM）に
アクセスする際のCPUとCRT制御装置との間の回線争奪を
解決するシステムが記載されている。CPUのアクセス期
間が、連続する（即ち長い）CRT制御装置のアクセス期
間の間に設けられている。このシステムには、CPUとCRT
制御装置の間で回線争奪があるときCRT制御装置にアク
セス優先順位を与える、調整論理が含まれている。しか
しながら、CRT制御装置の活動に適合した調停手段につ
いては言及されてない。

もう一つの例として、米国特許第411171469号には、CRT
表示装置、マイクロプロセッサ、および情報をCRT画面
上に表示するための文字コードを記憶しプロセッサのワ
ーキング記憶装置として働くランダム・アクセス・メモ
リを備えたコンピュータ端末が記載されている。この端
末では表示に必要な処理期間、マイクロプロセッサの他
の雑用の間にインターリーブされている。

さらに別の例として、米国特許第415771344号には、検
知した画像信号を表すビデオ信号を処理するシステムが
開示されている。ビデオ信号は、マルチプレクサを介し
てビデオ・プロセッサと表示装置に送られる。ビデオ信
号は事前に処理されて、共用メモリをもつビデオ・プロ
セッサの前記共用メモリに記憶される。コンピュータ制
御装置は、共通バスを介して共用メモリにアクセスする
ことができ、周辺装置からコマンド信号を受けてビデオ
・プロセッサの動作を制御する。

C.発明が解決しようとする問題点 本発明の主目的は、CRT制御装置とCPU（中央演算処理装
置）により、（解像度、色彩および輝度レベル変更、反
転、下線文字などの属性に応じて分類された様々な表示
モードで動作するビデオ・グラフィック・アレイ（VG
A）中の）ビデオ・メモリが、より効率的で高速に利用
できるようにすることである。

D.問題点を解決するための手段 前述のように、高機能グラフィック・アダプタ（EGA）
カードは、CRT制御装置とCPUの両方からメモリにアクセ
スするための専用サイクルを供給する。高速モードでも
低速モードでも、CPUは３サイクルごとに常に１サイク
ルを割り当てられ、その１サイクルの間にビデオ・メモ
リにアクセスすることができる。

本発明によると、CPUからビデオ・メモリにアクセスす
るために、高速モード中では、保証された最小サイクル
数が確保されるが、その上に、非表示期間には、調停
（優先制御）によってCPUのアクセスを行なうことがで
きるので、必要な場合にはより多くのCPUアクセス・サ
イクルを獲得することができる。低速モードでは、表示
期間中も非表示期間中も調停が行なわれるので、CPUは
必要に応じてメモリ・サイクルを獲得することができ
る。

本発明は、CPUが利用できるビデオ・メモリの時間幅を
増やすことにより、性能の大幅な改良が実現される。

前記高機能グラフィック・アダプタ・カードならびに本
明細書に記載するビデオ・サブシステムは、少なくとも
１つのDRAMを使って、CRT表示用データを記憶する。CRT
制御装置がメモり（DRAM）を連続的に読み取って、画面
を更新する。上位CPCは、上位CPUが使用するための専用
メモリ・アクセス・サイクルを使って、このメモリにア
クセスすることができる。メモリ・サイクル・アービタ
は、画面再生に必要な適切な速度で表示用データをCRT
制御装置に供給させながら、これらのCPU専用サイクル
を同時に供給する。本発明では、ハードウェア設計によ
り（ソフトウェアとは無関係に）画面上にデータを表示
させる要件に応じて自動的に調停速度が調節され、画面
非表示期間中にはCRUに最大のメモリ・アクセス時間幅
が与えられる。ビデオ・アービタは、CRT表示装置とCRT
制御装置の活動を監視し、画面非表示の発生時間にかか
わらず画面表示が不必要なときはいつでも、CPUはこう
した表示非活動サイクル中にビデオ・メモリへのアクセ
スを許される。

E.実施例 第1A図は本発明に係るビデオ・サブシステムの一実施例
を示し、このビデオ・サブシステムはCRT表示装置１上
の表示用データを記憶するビデオ・メモリ13を含んでい
る。ビデオ・メモリ13は、データの書込みと更新および
必要に応じてのデータの読取りのために、CPU2によって
アクセスされる。また、ビデオ・メモリ13は、CRT表示
装置１上の実際の表示を制御する際に使うため、CRT制
御装置10からもアクセスできる。CPU2とCRT制御装置10
によるビデオ・メモリ13のアクセスは、ビデオ（メモリ
・サイクル）・アービタ11により周期的多重化方式で制
御される。

第1B図は、本実施例のビデオ・サブシステムの各構成要
素が各構成要素を示す図面番号とともに示されており、
第1C図および、第２図ないし第６図を表す、ブロック5A
−5Fが示されている。

第1C図は、ビデオ・アービタ11とビデオ・メモリ13とを
含むビデオ・メモリ・サブシステムの一部を示したもの
である。ビデオ・アービタ11は、メモリ制御信号を線11
0上を介してビデオ・メモリ13に供給し、線109上のCPU/
CRT選択信号によってマルチプレクサ（MUX）のアドレス
選択制御を行ない、線111上のCRTラッチ信号と線112上
のCPUラッチ信号によってデータ・ラッチ制御を行な
う。線106上の−CPU読取り信号と線107上−CPU書込み信
号は、CPU2から来るものであり、CPU2がビデオ・メモリ
13の読取りまたは書込み動作を開始したいと望んでいる
ことをビデオ（メモリ・サイクル）・アービタ11に告げ
る。アービタ11は、線108上の作動可能（READY）信号を
使って、必要なサイクルが完了したときその旨をCPU2に
告げる。

CPU2がビデオ・メモリ13を読み取るときには、線100上
のCPUアドレス信号（CPU2が出力するアドレス信号のこ
と。）は、マルチプレクサ12を介してビデオ・メモリ・
アドレス・バス102に供給される。線109上でのCPU/CRT
選択信号は、CPUアドレス線100上またはCRT制御装置ア
ドレス線101上のどちらのアドレス入力信号がアドレス
・バス102上に供給されるかを選択する。バス103上のビ
デオ・メモリ・データは、線112上のCPUラッチ信号によ
ってCPUラッチ15でラッチされ、データ・バス105、グラ
フィック制御装置14およびCPUデータ・バス104を介して
CPU2に送られる。CPU2がビデオ・メモリ13に書込みを行
なうときには、線100上のCPUアドレス信号はマルチプレ
クサ12を介してビデオ・メモリ・アドレス・バス102に
供給される。CPU2からの書込みデータは、CPUデータ・
バス104、グラフィック制御装置14およびデータ・バス1
03を介してビデオ・メモリ13に送られる。

CRT制御装置10は、線101上にCRT画面アドレス信号を生
成し、このアドレス信号はビデオ・メモリ13をアドレス
指定するためにマルチプレクサ12を介して送られる。CR
T画面リフレッシュ・データは、データ・バース103を介
してCRTラッチ16に行き、線111上のCRTラッチ信号によ
ってラッチされる。CRTラッチ内の画面データは、デー
タ・バス114、またはバス115、シフト・レジスタ17およ
びバス116を介して属性制御装置18に送られる。属性制
御装置18は、CRTデータを書式（フォーマット）設定
し、それをバス117を介してビデオ表示装置１に送る。

ビデオ（メモリ・サイクル）・アービタ11は、CRT制御
装置10とCPU2のどちらが任意の時間にビデオ・メモリ13
を使用するかを決定する。ビデオ表示装置１上のビデオ
・イメージを維持するためには、CRT制御装置10がビデ
オ表示期間中に絶えずビデオ・メモリ13にアクセスする
必要がある。活動ビデオ（表示）期間中にビデオ・イメ
ージ（画面表示）を維持するのに必要なデータ転送速度
は、ビデオ・サブシステムの動作モードによって決ま
る。

ビデオ・サブシステムは、いくつかの文字または画素解
像度の英数字モードおよびグラフィック・モードを含め
て、異なる多数のモードで動作することができる。たと
えば、ビデオ・サブシステムは横640画素、縦200行の16
色の図形、および横640画素、縦200行の２色の図形を表
示することができる。これらのモードは、ビデオ・サブ
システムの多くの動作モードのうちの２つであり、画面
データ転送速度要件が異なる。

ビデオ・アービタ11は必要な画面データ転送速度を感知
し、それに応じてメモリ・サイクル調停の内容を適切な
ものにする。ビデオ・アービタ11は、また、水平および
垂直表示可能信号が非活動状態となって、CPU2にビデオ
・メモリ13のすべての利用可能なサイクル（メモリ再生
サイクルを除く）を与える間、調停内容を調節する。従
来技術のように帰線期間だけではなく、非表示期間にも
帰線期間にも調停内容を変更するため、帰還期間が表示
期間内に含まれるので、CPU2によるビデオ・メモリ13へ
のアクセスのより広い時間幅が与えられる。

第２図および第３図は、メモリ・サイクル・アービタ11
のより詳細な構成図である。第２図は調停およびメモリ
・サイクル生成論理回路を示し、第３図はCPUインター
フェースおよびデータ・ラッチ制御論理回路を示す。第
２図において、ビデオ・グラフィック・アレイ（VGA）
・アービタは２つの主要部分３と４とを含む。第１の部
分は「活動画面時間アービタ（ASTA）」であり、活動状
態の表示要件に基づいてメモリ・サイクルの割当てを行
なう。第２図のブロック22、23および24が、この部分を
構成する。ブロック22は高速アービタであり、高い画面
データ転送速度が必要なビデオ方式で使用される固定速
度指定型のものである。ブロック23は、低速アービタで
あり、要求／肯定応答型アービタを形成する単純なSRラ
ッチ機構である。ブロック24は、メモリ・サイクルの割
当てを行なうのにどちらのアービタを使用するかを選択
するマルチプレクサである。マルチプレクサ24は、ビデ
オ動作モードを監視して高速アービタ22と低速アービタ
23のどちらが適切かを決定する選択信号によって制御さ
れる。

活動画面時間アービタ（ASTA）の出力は、「活動／非活
動状態画面時間アービタ（AISTA）」に送られる。この
部分は、水平および垂直表示間隔、すなわちブロック25
の出力を監視する。画面が活動状態である場合、または
メモリ再生が行なわれている場合（ブロック26参照）
は、ASTAの出力がブロック27によってブロック28のメモ
リ・サイクル割当てラッチに送られる。そうでない場合
は、次のメモリ・サイクルがCPUに割り当てられる。多
数の信号波形とタイミング関係が、第7A図、第7B図およ
び第7C図に示されている。また、第8A図と第8B図には、
それぞれ−CPU読取り信号および−CPU書込み信号につい
て、高速アービタ・サイクル（高速モード）中の信号波
形とタイミング関係が示されている。低速モードの重要
な他の信号波形は、−CPU読取り動作の場合が第9A図
に、−CPU書込み動作の場合が第9B図に示されている。

第２図の線219上のアービタ出力信号は、線404上のクロ
ック割当て信号で刻時制御されるＤ型フリップ・フロッ
プ28によって生成される。Ｄ−FF28のデータ入力は、線
218上の次調停状態信号である。線218上の次調停状態信
号は、線113.3上の水平表示イネーブル信号と線113.4上
の垂直表示イネーブル信号が活動状態にある場合、線21
0上の活動画面調停出力信号を反映したものになる。AND
回路25、OR回路26およびAND回路27がこの機能を実行す
る。線113.3上の水平表示イネーブル信号と線113.4上の
垂直表示イネーブル信号は、通常上記の拡張グラフィッ
ク・アダプタなどのアダプタ中に供給される。線113.5
上のメモリ再生信号は、水平表示イネーブル信号113.3
と同じ周波数で、正論理パルスが３または５の文字時間
の長さで、水平表示イネーブル信号113.3が論理１から
論理０に移ってから１文字時間後に発生する。線210上
の活動画面アービタ出力信号は、CRT画面が活動表示期
間にあるときに使用される。線210上の活動画面アービ
タ出力信号は、クロック生成器20からの線212上のマル
チプレクサ24を制御する自由調停信号の状況に応じて、
高速アービタ22の出力208または低速アービタ28の出力2
09を反映する。クロック生成器20は、選択されたビデオ
・モードのデータ転送速度要件を感知し、高速アービタ
22と低速アービタ23のどちらがメモリ・サイクルの割当
てに適しているかを自動的に判定する。

低速アービタ23は、要求−肯定応答型アービタとして動
作する単純なセット−リセット（Ｓ−Ｒ）ラッチであ
る。要求即ちＳ入力は、クロック生成器20によって生成
される線211上のサイクル要求信号である。肯定応答ま
たはＲ入力は、線220上のCRTラッチ信号である。線220
上のCRTラッチ信号は、第1C図ではビデオ・メモリ13の
データをラッチするデータ・ラッチ・ストローブとして
使用されている。

高速アービタ22は、割当て型（肯定型）アービタであ
り、その論理回路構成が第５図に示されている。第５図
において、高速アービタ22は、２進カウンタ55、Ｄフリ
ップ・フロップ57、およびNANDゲート56と58から構成さ
れる。線206上のアービタ・クロック信号は、メモリ・
サイクル生成器21（第２図）によって生成されれ、２進
カウンタ55を刻時制御するのに使用される。NANDゲート
58は線208上に高速アービタ22の出力信号を生成する。N
ANDゲート56は、カウンタ55の２進カウントが５に等し
くなるたびに、高速出力信号208を論理０（CPUサイク
ル）にドライブする。NANDゲート58は、カウンタ55の２
進カウントが６に等しくなったとき、線207上の−強制
７信号を低レベルにドライブする。線207上の−強制７
信号は、第7B図と第7C図に示すように、画面上の各文字
位置に対して９入力クロック期間を使用するビデオ・モ
ードで、８番目ごとのメモリ・サイクルの後にメモリ・
サイクル生成器21を再同期するのに使用される。第7A図
に示すように、各文字に対して８入力クロック期間を使
用するビデオ・モードでは、この信号は無視される。Ｄ
フリップ・フロップ（Ｄ−FF）57は、２進カウンタを水
平走査線の開始と同期させる線221上の−位相訂正信号
の、ノイズを除去するのに使用される。

第２図は再度参照すると、メモリ・サイクル生成器21
は、ビデオ・メモリ13用の制御信号ならびに高速アービ
タ22とアービタ出力フリップ・フロップ（Ｄ−FF）28用
のクロックを生成する。

第４図はメモリ・サイクル生成器21の論理構成を示した
ものである。Ｄフリップ・フロップ（Ｄ−FF）43、44、
45および49は、その出力が線400を介して入力端に送り
返されるシフト・レジスタを構成する。線110.1上のRAS
信号、線204上のMUX信号および線110.2上のCAS信号は、
それぞれ１つの入力クロック期間だけ位相がシフトされ
た活動状態で高レベルのパルスである。線110.1上のRAS
信号と線110.2上のCAS信号は、第１図のメモリ制御バス
110を介して送られる。AND−ORブロック48は、フィード
バック・サイクルの前半に第３のフリップ・フロップ段
（Ｄ−FF45）を選択し、フィードバック・サイクルの後
半に第２のフリップ・フロップ段（Ｄ−FF44）を選択す
ることにより、シフト・レジスタのフィードバック・サ
イクルを７つの入力クロックに分割する。AND回路46とO
R回路47は、CRT画面上の単一文字位置に対して９クロッ
ク周期を使用するモードの間、フィードバック・サイク
ルを８入力クロックに分割するために使用される。線41
0上のM9信号は・ビデオ・ハードウェアに文字ボックス
を９クロックの長さにするように宣言する、ソフトウェ
ア・プログラマブル・レジスタの単一ビット出力であ
る。線207上の−強制７信号は、高速アービタ22によっ
て生成され、８フィードバック・サイクルごとに７クロ
ック・フィードバック・サイクルをもたらす。これは、
生成されたメモリ・サイクルと高速アービタ22とを、ビ
デオ出力シフト・レジスタ17を制御する第1C図の線118
上のS/−Ｌ信号により、再位置合わせするためである。

線113.2上の−同期２信号が高レべルである制御論理の
初期状態では、JKフリップ・フロップ51がリセッとされ
（線407上の信号が低レベル）、線221上の−位相訂正信
号が高レベルである。線113.2上の−同期２信号が低レ
ベルになると、（線110.1上のRAS信号が低レベルである
ことによって示されるように）メモリ・サイクル・シフ
ト・レジスタが動作サイクルの後半に入ったとき、OR回
路53は線221上の−位相訂正信号を低レベルにドライブ
する。線221上の−位相訂正信号が活動状態にあると、
メモリ・サイクル・シフト・レジスタは空になり、現メ
モリ・サイクルは終了するが、次のサイクルを開始する
ことはできない。この回路は、線120上のATRS/−Ｌ信号
が低レベルになるまでこの状態を維持し、低レベルにあ
る線113.2上の−同期２信号とあいまって、CRT水平走査
線が次のクロック・サイクルから始まることを示す。こ
の時点で、NOR回路50の出力406は高レベルになり、JKフ
リップ・フロップ51の出力407は線201上の次のクロック
信号で高レベルになり、線221上の−位相訂正信号を非
活動状態にする。この回路は、線113.2上の−同期２信
号が高レベルになるまでこの状態を維持し、線221上の
−位相訂正信号を非活動状態に保持し、JKフリップ・フ
ロップ51をリセットする。

クロック生成器20の内部動作を第６図に示す。線201上
のマスタ・クロック信号は、トグル・フリップ・フロッ
プ（TFF）とマルチプレクサ・ブロック60への入力の１
つをドライブする。トグル・フリップ・フロップ61は、
マスタ・クロック201の周波数を２で分割し、その結果
を線600を介してマルチプレクサ60のもう一方の入力端
に入力する。線602上のドット速度選択信号は、ビデオ
・ドット転送速度にどのクロック周波数を使用するかを
クロック生成器に伝える、ソフトウェア・プログラマブ
ル・レジスタの単一ビット出力である。

マルチプレクサ・ブロック60の出力は、線601上のドッ
ト・クロック信号になる。線601上のドット・クロック
信号は、シフト・レジスタ・ブロック63とＤフリップ・
フロップ（Ｄ−FF）65から構成されるシフト・レジスタ
回路用のクロックとして使用される。このシフト・レジ
スタは第４図のメモリ・サイクル生成器21中のシフト・
レジスタと同じ方式で動作する。AND回路62が、このシ
フト・レジスタ・ループにフィードバックを与える。こ
のシフト・レジスタは、線410上のM9信号の状態に応じ
て、線601上で８または９ドット・クロック・サイクル
の長さをもつ。線410上のM9が論理１（９ドット・モー
ドを選択）であるとき、Ｄフリップ・フロップ65は、シ
フト・レジスタ・フィードバック・サイクルの後半に線
601を介して別のドット・クロック期間を挿入する。線1
19上の−文字クロック信号は、第1C図のCRT制御装置を
クロックするのに使用されるクロックである。（９ドッ
ト・モード中の）線607、608、609および610上の信号は
すべて線119上の−文字クロック信号と同じであるが、
それぞれ１ドット・クロック（線601）期間だけ位相が
シフトされている。

線120上のATRS/−Ｌ信号は第1C図の属性制御装置18によ
って使用され、NANDブロック64によって生成される。線
119上の−文字クロック信号と線609上および610上の信
号が、NANDブロック64の入力である。線120上のATRS/−
Ｌ信号のタイミングが、第7A図、第7B図および第7C図に
示されている。線211上−サイクル要求信号は低速アー
ビタ23にCRTメモリ・サイクルを実行する必要があるこ
とを伝えるために使用される。線211上の−サイクル要
求信号はNANDブロック67によって生成される。OR回路68
の出力（線212上の信号）は、−サイクル要求信号を活
動化する働きをする。線211上の−サイクル要求信号が
生成されるのは、線212上の自由調停信号が活動状態で
ある場合、すなわち、選択されたドット・クロック周波
数（線601）が２分割されたマスタ・クロック201である
場合、または第1C図のシフト・レジスタ17が、線615上
の信号が論理１であることによって示されるように複数
シフト動作モードでプログラミングされている場合であ
る。

複数シフト・モードは、ビデオ・メモリ13のデータを、
線119上の−文字クロック信号の各サイクルの間、第1C
図のCRTラッチ16にストローブする必要がないという意
味である。利用可能なモードは、−文字クロック信号11
9の２または４サイクルごとにビデオ・メモリ13のデー
タをラッチするものである。

線618上と619上の信号は、線119上の−文字クロック信
号の２または４サイクルに一度−サイクル要求（線21
1）を活動化させる、２次イネーブル信号として、複数
シフト・モードで使用される。AND−ORブロック66は、
線612上に、NANDブロック67の最後の出力である信号を
生成する。線612上の信号は、２つのドット・クロック
（線601）位置の１つで、−文字クロック信号（線119）
サイクルごとに生成される。どちらのドット・クロック
位置が使用されるかは、ドット・クロック周波数が線20
1上のクロック信号と線201上の２分割されたクロック信
号のどちらに等しいかによって決まる。線602上のドッ
ト速度信号は、AND−ORブロック66のどちらのAND部分が
ドット・クロック位置の選択を行うかを選択する。

線601上のドット・クロック信号が線201上のクロック信
号と同じ周波数であるモードでは、線612上の信号は線1
19の−文字クロック信号と線607上の信号の論理積であ
る。線601上のドット・クロック信号がクロック201の周
波数の半分であるモードでは、線612上の信号は線608上
と609上の信号の論理積である。

高ドット速度と低ドット速度とで線612上の信号の位
置、したがって線211上の−サイクル要求信号の位置を
変更する目的は、各CRTサイクル中に２つまたはそれ以
上のメモリ・サイクルがCPUに利用可能なように、調停
後のCRTメモリ・サイクルを位置決めするためである。
こうすると、CRTサイクルが集中するのが防止され、利
用可能なメモリ・サイクル中の任意の時点にCPUが永く
待つ必要もなくなる。

線118上のS/−Ｌ信号は、第1C図のビデオ・シフト・レ
ジスタ17のロードおよびシフト動作を制御する。線118
上のS/−L118信号は、NANDブロック74によって生成さ
れ、線120上のATRS/−Ｌ信号をその入力の１つとして使
用する。他の２つの入力は線618と619上の信号であり、
１、２または４−文字クロック・119サイクルごとに線1
18上のS/−Ｌ信号を線120上でATRS/−Ｌ信号として発生
させる、イネーブル信号として働く。線618上と619上の
信号は、ドグル・フリップ・フロップ（Ｔ−FF）72およ
び73によって生成される。これらのトグル・フリップ・
フロップは、線608上の信号によって刻時制御される２
ビット・リップル・カウンタとして構成されている。線
608上の信号は、線120上のATRS/−Ｌ信号が変化する前
にこのフリップ・フロップの出力時間を安定化させるた
めのクロックとして選択される。OR回路69、AND回路70
および71が、このフリップ・フロップの動作を制御する
のに使用される。線113.1上の−同期１信号が低レベル
の場合、フリップ・フロップはリセット状態に保持さ
れ、線118上のS/−Ｌ信号は線120上のATRS/−Ｌ信号と
同じになる。線113.1上の−同期１信号は、第1C図のCRT
制御装置10によって生成され、２ビット・カウンタを、
表示モニタ上の水平走査線の開始に同期させる。−同期
１信号113.1は、線113.3上の水平表示イネーブル信号に
類似している。−同期１信号が高レベルのとき、線604
上のSL2信号と線605上のSL4信号が、フリップ・フロッ
プ72と73を制御する。線604上のSL2信号と線605上のSL4
信号は、ソフトウェア・プログラマブル・レジスタの単
一ビット出力である。線604上のSL2信号が論理１である
場合、フリップ・フロップ72は線608上の信号でトグル
されて、線119上の２つの−文字クロック信号ごとに、
線118上にS/−Ｌ信号を発生させる。線605上のSL4信号
が論理１である場合は、フリップ・フロップ72と73は両
方ともトグルされ、４つの−文字クロック・サイクル
（線119）ごとに、線118上にS/−Ｌ信号を発生させる。

第３図は、ビデオ・アービタ11のラッチ・インターフェ
ース制御部分を構成する論理回路を示す。線111上のCRT
ラッチ信号はNANDブロック32によって生成される。NAND
ブロック32には、線204上のMUX信号とシフト・レジスタ
30から出力されるた線301上の信号が入力される。線204
上のMUX信号は、線11上のCRTラッチ信号の形とタイミン
グを制御するが、線301上の信号は、３つのクロック
（線201）周期だけ遅延された線219上のアービタ出力信
号から誘導されるイネーブル信号である。同様に、線11
2上のCPUラッチ信号はNANDブロック33によって生成され
る。NANDブロック33の入力は、線204上のMUX信号と線30
1上の信号ならびに線106上の−CPU読取り信号と線304上
の信号である。線106上の−CPU読取り信号は、CPU2がビ
デオ・メモリ13を読み取りたいと望んでいることを示
す、CPU2からの制御信号である。線304上の信号はＤフ
リップ・フロップ36の出力であり、ビデオ・メモリ13の
現サイクルが、実際にCPUによって使用されていること
を示す。線109上のCPU/CRT選択信号は、第1C図ではマル
チプレクサ・ブロック12を制御するために使用され、NA
NDブロック43によって生成される。

現メモリ・サイクルがCPUに調停され（現メモリ・サイ
クル中にCPUがメモリ13にアクセスできるような内容の
調停が行なわれたということ。）、（線219上のアービ
タ出力が高レベルになっている。）CPUが実際にそのサ
イクルを使用している（線303上の信号が高レベル）場
合、線109上のCPU/CRT選択信号は低レベルになり、マル
チプレクサ・ブロック12のCPUアドレス入力を選択す
る。線110.3上のWE信号はビデオ・メモリ13への制御信
号であり、書込み動作を要求する。線110.3上のWE信号
はAND回路37によって生成される。AND回路37には、線30
4上の信号、線107上の−CPU書込み信号、線301上の信号
（すべてイネーブル信号）、ならびに線110.3上のWE信
号の形とタイミングを制御する線301上の信号が入力さ
れる。線301と304上の信号は上記の通りであるが、線10
7上の−CPU書込み信号は、CPUがビデオ・メモリ13に書
き込みたいと望んでいることを示す。CPUからの制御信
号である。線300上の信号は、ビデオ・メモリ13によっ
て感知される線110.3上のMUX信号の論理和であり、線11
0.1上にRAS信号があるとき活動状態になり、線110.2上
のCAS信号が非活動状態になるより１クロック（線201）
サイクル前に非活動状態になる。線110.3上のWE信号の
このタイミングは、早期書込みサイクルに対するビデオ
・メモリ13のDRAM仕様に適合している。

線108上の作動可能信号（READY信号）はNANDブロックに
よって次のように生成される。非活動状態のとき、すな
わち線106上の−CPU読取り信号と線107上の−CPU書込み
信号が非活動状態（高レベル）の場合、NANDブロック42
は線306上の信号を低レベルにドライブして、Ｄフリッ
プ・フロップ39と40をリセットし、線108上の作動可能
信号を活動状態（高レベル）に保持する。CPUが、線106
上の−CPU読取り信号または線107上の−CPU書込み信号
を活動化することによってビデオ・メモリ13のサイクル
を要求すると、線106上の信号は高レベルになり、線108
上の作動可能信号は非活動状態（低レベル）になる。CP
Uは、線108上の作動可能信号が再び高レベルになるま
で、線106上の−CPU読取り信号と線107上の−CPU書込み
信号の現在の状態を維持する。線306上の信号の論理１
状態は、線302上の信号によってＤフリップ・フロップ3
5にラッチされる。この信号は、線302上のアービタ出力
信号と線206上のアービタ・クロック信号の論理積であ
る。AND回路34がこの機能を実行する。線302上の信号
は、ビデオ・メモリ13の次のサイクルがCPUに利用可能
となったときに発生するクロックである。Ｄフリップ・
フロップ35の出力は、Ｄフリップ・フロップ36にデータ
として供給される。線110.2上のCAS信号の立下りは、ビ
デオ・メモリ13の現サイクルの終端を示し、このデータ
をＤフリップ・フロップ36にストローブして線304上に
信号を形成するのに使用される。この信号は、高レベル
のとき、ビデオ・メモリ13の新しい現サイクルをCPUが
使用中であることを示す。NANDブロック38は、線304と3
01上の信号を使って、線110.1上のRAS信号をＤフリップ
・フロップ39へのクロックとして活動化させる。ビデオ
・メモリ13のCPUサイクルの線110.1上のRAS信号の立下
りは、論理１をＤフリップ・フロップ39にラッチする。
線307上の信号は低レベルになって、Ｄフリップ・フロ
ップ35をリセットし、信号308は高レベルになる。CAS11
0.2の立下りは信号308の高レベル状態をＤフリップ・フ
ロップ40にクロックし、信号309を低レベルにドライブ
し、線108上の作動可能信号を高レベルにして、ビデオ
・メモリ13のサイクルが完了したことをCPUに伝える。
線110.2上のCAS信号の立下りは、またＤフリップ・フロ
ップ35の出力の低レベル状態をＤフリップ・フロップ36
にクロックして、線304上の信号を低レベルにドライブ
する。この回路は、線106上の−CPU読取り信号または線
107上の−CPU書込み信号が共に再び高レベルになるま
で、この状態に留まる。両方の信号が高レベルになった
時点で、NANDブロック42は再び線306上の信号を低レベ
ルにドライブして、Ｄフリップ・フロップ39と40をリセ
ットし、NAND41を介して線108上の作動可能信号（READY
信号）を高レベルに保持する。この回路は、CPUが線106
上の−CPU読取り信号または線107上の−CPU書込み信号
を再び活動化するまで、この状態に留まる。このように
して、ビデオ・アービタは画面表示の状態をモニタし、
画面表示が活動状態でないと判明すると、CPUは、画面
表示が活動状態でない１つまたは複数のサイクルをもつ
ことができるようになる。

【図面の簡単な説明】

第1A図は本発明に係るビデオ（・メモリ）・サブシステ
ムの一実施例の全体構成を示すブロック図、 第1B図は前記実施例の構成要素の接続関係を各構成要素
を示す図面の番号とともに示すブロック図、 第1C図は前記実施例の一部をより詳細に示すブロック
図、 第２図は前記実施例のアービタを示すブロック図、 第３図は前記実施例のCPUインターフェースとデータ・
ラッチ制御論理の構成を示すブロック図、 第４図は前記実施例のメモリ・サイクル生成機構の構成
を示すブロック図、 第５図は高速アービタの構成を示すブロック図、 第６図はクロック生成器の構成を示すブロック図、 第7A図、第7B図および第7C図はそれぞれ８ドット方式、
８ドット・メモリ・サイクルをもつ９ドット方式、およ
び７ドット・メモリ・サイクルをもつ９ドット方式のタ
イミングを示す波形図、 第8A図および第8B図は高速アービタのサイクル中に発生
するそれぞれ−CPU読取りおよび−CPU書込み用の波形を
示す波形図である。 第9A図および第9B図はそれぞれ−CPU読取りおよび−CPU
書込み用の低速アービタ・サイクルのタイミングを示す
波形図である。 １……CRTモニタ、２……CRU、10……CRT制御装置、11
……ビデオ・アービタ、12……マルチプレクサ、13……
ビデオ・メモリ、14……グラフィック制御装置、15……
CPUラッチ機構、16……CRTラッチ、17……シフト・レジ
スタ、18……属性制御装置。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−32089（ＪＰ，Ａ) 特開 昭59−60478（ＪＰ，Ａ) 特開 昭59−116846（ＪＰ，Ａ) 特開 昭60−220386（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】ディスプレイへの表示用データの転送を制
   御するビデオ・データ制御装置において、 （ａ）データを記憶するメモリ手段と、 （ｂ）前記メモリ手段にアクセスして、データの書込
   み、更新または読み出しを行うプロセッシング手段と、 （ｃ）前記メモリ手段にアクセスしてデータを読み出
   し、該データを表示用データに変換処理し、２種類以上
   の選択可能なデータ供給速度のいずれかによって前記デ
   ィスプレイに該データを供給し、且つ、選択されたデー
   タ供給速度に応じて前記メモリ手段へのアクセスを要求
   する要求信号を出力するとともに該要求信号に応じて前
   記メモリ手段からデータが読み出されると確認信号を出
   力するディスプレイ制御手段と、 （ｄ）予め定められたシーケンスに基づいて前記プロセ
   ッシング手段及び前記ディスプレイ制御手段夫々に対し
   前記メモリ手段へのアクセス時間を割り振る第１の調停
   手段と、 （ｅ）要求信号を入力してから確認信号を入力するまで
   の期間に対応して前記ディスプレイ制御手段に対して前
   記メモリ手段へのアクセス時間を割り振り、それ以外の
   期間は前記プロセッシング手段に対して前記メモリ手段
   へのアクセス時間を割り振る第２の調停手段と、 （ｆ）前記選択されたデータ供給速度に応じて前記第１
   または第２の調停手段のいずれかを選択する選択手段と を具備することを特徴とするビデオ・データ制御装置。
2. 【請求項２】ディスプレイへの表示用データの転送を制
   御するビデオ・データ制御装置において、 （ａ）データを記憶するメモリ手段と、 （ｂ）前記メモリ手段にアクセスして、データの書込
   み、更新または読み出しを行うプロセッシング手段と、 （ｃ）前記メモリ手段にアクセスしてデータを読み出
   し、該データを表示用データに変換処理し、２種類以上
   の選択可能なデータ供給速度のいずれかによって前記デ
   ィスプレイに該データを供給し、且つ、選択されたデー
   タ供給速度に応じて前記メモリ手段へのアクセスを要求
   する要求信号を出力するとともに該要求信号に応じて前
   記メモリ手段からデータが読み出されると確認信号を出
   力し、前記メモリ手段に記憶されたデータを再生し、前
   記ディスプレイへのデータの供給または前記メモリ手段
   のデータの再生を行う期間を示す活動信号を出力するデ
   ィスプレイ制御手段と、 （ｄ）予め定められたシーケンスに基づいて前記プロセ
   ッシング手段及び前記ディスプレイ制御手段夫々に対し
   前記メモリ手段へのアクセス時間を割り振る第１の調停
   手段と、 （ｅ）要求信号を入力してから確認信号を入力するまで
   の期間に対応して前記ディスプレイ制御手段に対して前
   記メモリ手段へのアクセス時間を割り振り、それ以外の
   期間は前記プロセッシング手段に対して前記メモリ手段
   へのアクセス時間を割り振る第２の調停手段と、 （ｆ）前記選択されたデータ供給速度に応じて前記第１
   または第２の調停手段のいずれかを選択する選択手段
   と、 （ｇ）前記活動信号を入力して、供給及び再生のいずれ
   も行われていない非活動状態であれば前記プロセッシン
   グ手段のアクセスを最優先させ、供給または再生が行わ
   れる活動状態であれば前記選択手段が選択した調停手段
   によって調停を行う監視手段と、 を具備することを特徴とするビデオ・データ制御装置。