JPS588348A - 出力表示用メモリの制御回路 - Google Patents
出力表示用メモリの制御回路Info
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- JPS588348A JPS588348A JP56106127A JP10612781A JPS588348A JP S588348 A JPS588348 A JP S588348A JP 56106127 A JP56106127 A JP 56106127A JP 10612781 A JP10612781 A JP 10612781A JP S588348 A JPS588348 A JP S588348A
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- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
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- G—PHYSICS
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/153—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using cathode-ray tubes
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
マイタロコンピュータにおいては、一般に出力の表示は
ＣＲＴディスプレイにより行われ、この表示のためにビ
デオ８ムＭ方式が採られている。
ＣＲＴディスプレイにより行われ、この表示のためにビ
デオ８ムＭ方式が採られている。
しかし、このビデオＲＡＭ方式では、ディスプレイ系か
ら垂直走査及び水平走査に同期してＤＭＡが行われるの
で、このＤＭＡ中にＣＰＵがビデオ凰ムＭｖアタセスす
ると、画面にチラッキを生じてし１さ− そこで、このチラッキをなくす方法として（１）ＣＲＴ
ディスプレイが表示な行っていない帰線期間＜ｃｐｏと
ビデオ８ＡＭとの間のデータ転送を行う。
ら垂直走査及び水平走査に同期してＤＭＡが行われるの
で、このＤＭＡ中にＣＰＵがビデオ凰ムＭｖアタセスす
ると、画面にチラッキを生じてし１さ− そこで、このチラッキをなくす方法として（１）ＣＲＴ
ディスプレイが表示な行っていない帰線期間＜ｃｐｏと
ビデオ８ＡＭとの間のデータ転送を行う。
（ｌｉ） ビデオＲＡＭのパスを、ＣＰＵとディスプ
レイ系とが時分割式に使用する。
レイ系とが時分割式に使用する。
（ｉｉｉ） サイクルスチールを行う。
が考見られている。
しかし、（１）の方法では、ＣＰＵの処理が中断される
ので、処理速度が低下してしまう、また、（Ｍ）の時分
割方式では、ビデオＲＡＭとして高速のものを必要とし
、例えばりａツク周波数が４ＭＨｚとすれば、アクセス
タイムがＳｏｎ秒程度のＲＡＭが必要となってしまう。
ので、処理速度が低下してしまう、また、（Ｍ）の時分
割方式では、ビデオＲＡＭとして高速のものを必要とし
、例えばりａツク周波数が４ＭＨｚとすれば、アクセス
タイムがＳｏｎ秒程度のＲＡＭが必要となってしまう。
さらに、 （ｉｉｌ）のサイクルスチール方式は、ＣＰ
Ｕの命令実行のプロセスに影響を及ぼさない期間ｋＤＭ
Ａを行う一種の時分割方式で奉る。しかし、このサイク
ルスチール方式は、５ｓｏｏ系のＣＰＵのようｋどのマ
シンサイタルも１つのタロツタで構成されているＣＰＵ
では、実現可能であるが、８０８０系のＣＰＵのように
−ｆシンサイクルによりクロック数が異なるＣＰＵでは
、実現が困難である。
Ｕの命令実行のプロセスに影響を及ぼさない期間ｋＤＭ
Ａを行う一種の時分割方式で奉る。しかし、このサイク
ルスチール方式は、５ｓｏｏ系のＣＰＵのようｋどのマ
シンサイタルも１つのタロツタで構成されているＣＰＵ
では、実現可能であるが、８０８０系のＣＰＵのように
−ｆシンサイクルによりクロック数が異なるＣＰＵでは
、実現が困難である。
この発明は、これらの問題点を一掃しようとするもので
ある。
ある。
一９ｆ、ＣＰＵとし−ＣＺ−８０ｋついて考えると、こ
れは ■、 メモリアドレスとは別ｋＩ１０アナ０レス（Ｉ１
０ポート）があり、０〜ＱＦＦＦＰＨ番地の６４ＫＢを
アドレスできる。なお、この場合、アドレッシングはＢ
Ｃレジスタにより行うこと□ができ、Ｂレジスタにアド
レスの上位８ビット人８〜１１ｓｊ）ζ出力され、Ｃレ
ジスタにアドレスの下位８ピツ） Ａｏ−４ｙが出力さ
れる。また、ＡレジスタのデータをＩ１０アドレスに直
接アクセスすることもできる。
れは ■、 メモリアドレスとは別ｋＩ１０アナ０レス（Ｉ１
０ポート）があり、０〜ＱＦＦＦＰＨ番地の６４ＫＢを
アドレスできる。なお、この場合、アドレッシングはＢ
Ｃレジスタにより行うこと□ができ、Ｂレジスタにアド
レスの上位８ビット人８〜１１ｓｊ）ζ出力され、Ｃレ
ジスタにアドレスの下位８ピツ） Ａｏ−４ｙが出力さ
れる。また、ＡレジスタのデータをＩ１０アドレスに直
接アクセスすることもできる。
夏、第４図Ａｋ示すように％ｚ−ｓｏのＩ１０リードラ
イトずイクルでは、Ｉ１０アドレスがノ（スに３クロツ
タ期間にわたって出力される０例えば、クロツタ周波数
が４ＭＨ冨としても（これはＺ−８０Ａ Ｉ） ＩＩ
金、Ｚ−８０”Ｑ ｋｌ ２．５ ＭＨｚ ）、７５０
ｊ秒にわたってＩ１０アドレスが出力される。従って、
このＩ１０アドレスの出力期間に、ＣＰＵのＩ１０リー
ドライトと、ディスプレイ系のＤＭＡとをそれぞれ行っ
ても、それぞれに３７５ｊ１秒の期間を使用でき、これ
は低速のＲＡＭｋも十分な期間である・ この発明は、これら１．１項に着目して上記（１）〜（
ｔｉｔ ）項における欠点を一掃したものである。
イトずイクルでは、Ｉ１０アドレスがノ（スに３クロツ
タ期間にわたって出力される０例えば、クロツタ周波数
が４ＭＨ冨としても（これはＺ−８０Ａ Ｉ） ＩＩ
金、Ｚ−８０”Ｑ ｋｌ ２．５ ＭＨｚ ）、７５０
ｊ秒にわたってＩ１０アドレスが出力される。従って、
このＩ１０アドレスの出力期間に、ＣＰＵのＩ１０リー
ドライトと、ディスプレイ系のＤＭＡとをそれぞれ行っ
ても、それぞれに３７５ｊ１秒の期間を使用でき、これ
は低速のＲＡＭｋも十分な期間である・ この発明は、これら１．１項に着目して上記（１）〜（
ｔｉｔ ）項における欠点を一掃したものである。
すなわち、この発明においては。
Ａ、ＣＰＵ０Ｉ１０アドレスにビデオＲＡＭを設ける。
Ｂ、ビデオＲＡＭｋ対するＣＰＵのアクセスと、ディス
プレイ系のＤＭＡとは時分割成に行うＣ０この時分割鵡
理は、例えば第４図ＢＫ示すように、ＣＰＵのクロック
の１７２の周波数のタロツタφ／２を用意し、φ／２−
″″Ｈ”めときＣＰＵのアクセス、φ／ｆｉ＝＠Ｌ”の
ときディスプレイ系のＤＭＡのように、ＣＰＵのクロッ
クに同期して行う・よ、うにするものである。
プレイ系のＤＭＡとは時分割成に行うＣ０この時分割鵡
理は、例えば第４図ＢＫ示すように、ＣＰＵのクロック
の１７２の周波数のタロツタφ／２を用意し、φ／２−
″″Ｈ”めときＣＰＵのアクセス、φ／ｆｉ＝＠Ｌ”の
ときディスプレイ系のＤＭＡのように、ＣＰＵのクロッ
クに同期して行う・よ、うにするものである。
１ず、上記ム項について説明しよう・
第１図はこの発明によるマイクロコンビエータの一例を
示す、ただし、この図は１、主として上記Ａ項、すなわ
ち、メモリアドレス及びＩ１０アドレスについて説明す
るためのものであり、後述の系統図とは多少異なる点も
ある。
示す、ただし、この図は１、主として上記Ａ項、すなわ
ち、メモリアドレス及びＩ１０アドレスについて説明す
るためのものであり、後述の系統図とは多少異なる点も
ある。
すなわち、第１１において、（１）は８ピッＦ並列処１
１ｆ） ＣＰ Ｕ、 例エバＺ−８ＯＡ （１タハ相当
品）、１２）は例えばモニタプログラム及びＢＡ８ＩＣ
インタープリタの書き込まれているＲＯＭを示し、この
ＲＯＭ１２１には例えば第５図λに示すように、アドレ
゛スとしてＯＨ〜７ ＦＦＦ￥（番地の３２ＫＢが割り
合てられている。また、（３）はエーザーのプログラム
が書き込筐れると共に、ＣＰＵｍのワークエリアとなる
ＲＡＭを示し、このＲＡＭ１３１は例えば第５図λに尽
すようにアドレスとして８０００Ｈ〜ｏＦＦＦＦＨ′番
地の３２ＫＢが割り合てられている。
１ｆ） ＣＰ Ｕ、 例エバＺ−８ＯＡ （１タハ相当
品）、１２）は例えばモニタプログラム及びＢＡ８ＩＣ
インタープリタの書き込まれているＲＯＭを示し、この
ＲＯＭ１２１には例えば第５図λに示すように、アドレ
゛スとしてＯＨ〜７ ＦＦＦ￥（番地の３２ＫＢが割り
合てられている。また、（３）はエーザーのプログラム
が書き込筐れると共に、ＣＰＵｍのワークエリアとなる
ＲＡＭを示し、このＲＡＭ１３１は例えば第５図λに尽
すようにアドレスとして８０００Ｈ〜ｏＦＦＦＦＨ′番
地の３２ＫＢが割り合てられている。
そして、（４）は８ビツトのデータバス、（ＳＬ）は下
位８ビツトのアドレスバス、（５Ｈ）は上位８ビツトの
アドレスバスな示し、これらデータバス（４）及びアド
レスバス（５Ｌ）、（５Ｈ）は、ＣＰ Ｕ １１Ｈの対
応するデータ、端子Ｄｏ−Ｄγ及びアドレス端子Ａ・〜
ムγ、ム＄〜ム１５に接続される。また、ＲＯＭ １２
）及び８ムＭ（３）のデータ端子Ｄｏ〜Ｄｙ、及びアド
レス端子Ａ・〜Ａｙ 、 Ａｓ〜ム１ｚが、データバス
（４１及びアドレスバス（ＳＬ）、（ＳＨ） Ｋ対応し
て接続される。
位８ビツトのアドレスバス、（５Ｈ）は上位８ビツトの
アドレスバスな示し、これらデータバス（４）及びアド
レスバス（５Ｌ）、（５Ｈ）は、ＣＰ Ｕ １１Ｈの対
応するデータ、端子Ｄｏ−Ｄγ及びアドレス端子Ａ・〜
ムγ、ム＄〜ム１５に接続される。また、ＲＯＭ １２
）及び８ムＭ（３）のデータ端子Ｄｏ〜Ｄｙ、及びアド
レス端子Ａ・〜Ａｙ 、 Ａｓ〜ム１ｚが、データバス
（４１及びアドレスバス（ＳＬ）、（ＳＨ） Ｋ対応し
て接続される。
また、ＣＰＵ１１）からメーリリタエスト信号Ｈ１Ｉ１
０リクエスト信号ｌ９ＢＱ、メ４９豐−ド償号ら信号が
システムコントロール回路（６）に供給すれてメモリ用
のリード信号ｍ及びライト信号ＭｌｌｉｉＷが形成され
、これら信号がＲＯＭ （２）及び８ムＭ（３）ｋ供給
される。 ・ また、（７）はＩ１０ボートを示し、これにはＩ１０ア
ドレス（デバイス番号）として例えば３０Ｈ〜ｏＦＦＨ
番地が割り合てら些ている。そして、ボート（））のデ
ータ端子Ｄ６−Ｄ丁及びアドレス端子Ａ・〜ムマはデー
タバス（４）及び下位のアドレスバス（５Ｌ）ｋ接続さ
れる。筐だ、コントローラ（６）からＩ１０用のリード
信号ＩＯＲ及びライト信号ＩＯＷが散り出されてポート
（７）ｋ供給される。
０リクエスト信号ｌ９ＢＱ、メ４９豐−ド償号ら信号が
システムコントロール回路（６）に供給すれてメモリ用
のリード信号ｍ及びライト信号ＭｌｌｉｉＷが形成され
、これら信号がＲＯＭ （２）及び８ムＭ（３）ｋ供給
される。 ・ また、（７）はＩ１０ボートを示し、これにはＩ１０ア
ドレス（デバイス番号）として例えば３０Ｈ〜ｏＦＦＨ
番地が割り合てら些ている。そして、ボート（））のデ
ータ端子Ｄ６−Ｄ丁及びアドレス端子Ａ・〜ムマはデー
タバス（４）及び下位のアドレスバス（５Ｌ）ｋ接続さ
れる。筐だ、コントローラ（６）からＩ１０用のリード
信号ＩＯＲ及びライト信号ＩＯＷが散り出されてポート
（７）ｋ供給される。
そして、とのボー）（７１は周辺機器として例えばフル
中−ボード（８）が接続される。
中−ボード（８）が接続される。
さらに、ａ・は処理結果を表示するためのビデオＲＡＭ
を示し、このＲＡＭ＠・は例えば第５図Ｂｉ（示すよう
に、アドレスとしてＯＨ−４ＦＦＦＨ番地の１２ＫＢが
劃り合てられている。ただし、このアドレスはＲＡＭ１
・から見たアドレスであり、菖１図に示すように、ＲＡ
Ｍｆｉｌのγ位ビットのアドレス端子ム・〜Ａ丁は上位
８ビツトのアドレスバス（ＩｓＨ）ｋ接続され、８ムＭ
ｌωの上位８ビツトのアドレス端子Ａｓ〜ム１１は下位
ピッ゛トのアドレスバス（ＳＬ）に接続される。會た、
コントローラ（６）からのＩ１０用のリード信号ＩＯＲ
及びライト信号ＩＯＮがＲＡＭ帥のリード端子１及びラ
イト端子豆に供給される。
を示し、このＲＡＭ＠・は例えば第５図Ｂｉ（示すよう
に、アドレスとしてＯＨ−４ＦＦＦＨ番地の１２ＫＢが
劃り合てられている。ただし、このアドレスはＲＡＭ１
・から見たアドレスであり、菖１図に示すように、ＲＡ
Ｍｆｉｌのγ位ビットのアドレス端子ム・〜Ａ丁は上位
８ビツトのアドレスバス（ＩｓＨ）ｋ接続され、８ムＭ
ｌωの上位８ビツトのアドレス端子Ａｓ〜ム１１は下位
ピッ゛トのアドレスバス（ＳＬ）に接続される。會た、
コントローラ（６）からのＩ１０用のリード信号ＩＯＲ
及びライト信号ＩＯＮがＲＡＭ帥のリード端子１及びラ
イト端子豆に供給される。
そして、ＲＡＭ（１１のデータ端子珈〜Ｄ７がデータバ
ス（４１に接続されると共に％ＲＡＭａ（ＤＣは、表示
１路■が接続され１．ＲＡＭ（１・のデータは表示回路
■によって順次読み出されてＣＲＴディスプレイ（９）
ｋ供給される・ 従って、ＲＯＭ ＋２１及びＲＡ Ｍ （３）はＣＰ
Ｕ ｉｌｌのメモリアドレスに割り付けられ、ビデオＲ
ＡＭ−反びポート（７）はＣＰ Ｕ １１１のボートア
ドレスｋＩｌり付けられているので、第ＳＥＡ、Ｂｋ示
すようにアドレスを設定できる。そして、ＲＯＭ（２）
、ＩＬＡＭ（３）及びボーＨ７１については、一般のマ
イクロコンピュータと同様＃ＩｃｅＰＵ１１）の持つす
べての命令を実行でき、ビデオＲＡＭ（１（ｌについて
はムレジスタ及びＢＣレジスタを使用してデータのアク
セスができる。
ス（４１に接続されると共に％ＲＡＭａ（ＤＣは、表示
１路■が接続され１．ＲＡＭ（１・のデータは表示回路
■によって順次読み出されてＣＲＴディスプレイ（９）
ｋ供給される・ 従って、ＲＯＭ ＋２１及びＲＡ Ｍ （３）はＣＰ
Ｕ ｉｌｌのメモリアドレスに割り付けられ、ビデオＲ
ＡＭ−反びポート（７）はＣＰ Ｕ １１１のボートア
ドレスｋＩｌり付けられているので、第ＳＥＡ、Ｂｋ示
すようにアドレスを設定できる。そして、ＲＯＭ（２）
、ＩＬＡＭ（３）及びボーＨ７１については、一般のマ
イクロコンピュータと同様＃ＩｃｅＰＵ１１）の持つす
べての命令を実行でき、ビデオＲＡＭ（１（ｌについて
はムレジスタ及びＢＣレジスタを使用してデータのアク
セスができる。
次に、上記Ｂ、Ｃ項、すなわち、ビデオＲＡＭα―及び
表示回路Ｃａ１ａ（ついて説明しよう、なお、以下の例
におけるビデオＲＡＭ（１１及び表示回路■の表示能力
ないし規格は、次のとうりである。
表示回路Ｃａ１ａ（ついて説明しよう、なお、以下の例
におけるビデオＲＡＭ（１１及び表示回路■の表示能力
ないし規格は、次のとうりである。
ビデオＲＡＭ（１Ｇは、第５図Ｃｋ示すように、グラフ
ィック表示用のビデオＲＡＭ（以下Ｇ−ＲＡＭと呼ぶ）
と、キャラクタ表示用のビデオＲＡＭ（以下Ｃ−ＲＡＭ
と呼ぶ）と、ユーザーがキャラクタのパターンを任意に
設定するためのプログラマブルキャラクタジェネレータ
（以下Ｐ Ｃａト呼ぶ）とから構成され、Ｇ−ＲＡＭは
アドレスが０〜ＩＦＦＦＨ番ｍノ８ ＫＢ、 Ｃ−ＲＡ
Ｍ＋１２０００Ｈ〜２７ＦＦＨ番Ｍノ２ ＫＢ、 Ｐ
ＣＧｅｔ ２８００Ｈ〜２１ＦＦ’Ｈ番−の２ＫＢであ
る（アドレスはいずれもＲＡＭ（１（１から見たもの）
。
ィック表示用のビデオＲＡＭ（以下Ｇ−ＲＡＭと呼ぶ）
と、キャラクタ表示用のビデオＲＡＭ（以下Ｃ−ＲＡＭ
と呼ぶ）と、ユーザーがキャラクタのパターンを任意に
設定するためのプログラマブルキャラクタジェネレータ
（以下Ｐ Ｃａト呼ぶ）とから構成され、Ｇ−ＲＡＭは
アドレスが０〜ＩＦＦＦＨ番ｍノ８ ＫＢ、 Ｃ−ＲＡ
Ｍ＋１２０００Ｈ〜２７ＦＦＨ番Ｍノ２ ＫＢ、 Ｐ
ＣＧｅｔ ２８００Ｈ〜２１ＦＦ’Ｈ番−の２ＫＢであ
る（アドレスはいずれもＲＡＭ（１（１から見たもの）
。
そして、第ｓＢｐｇｃ示すように、Ｇ−ＲＡＭは縦１０
０ドツト×横１６０ドツトのプレーンを表示し、Ｃ−Ｒ
ＡＭは縦２５行×横８０字のプレーンを表示すると共に
、これら２つのプレーンがイメージ的に重ね合わされて
ＣＲＴディスプレイ（９）のスクリーン（−９８） ｋ
表示される０例えば、Ｇ−ＲＡＭの先頭番地（Ｏ番地）
のドツトと、Ｃ−ＲＡＭの先頭番地（！０ＯＯＨ番地）
のキャラクタとは、スクリーン（９Ｓ）の左上に重なっ
て位置する。
０ドツト×横１６０ドツトのプレーンを表示し、Ｃ−Ｒ
ＡＭは縦２５行×横８０字のプレーンを表示すると共に
、これら２つのプレーンがイメージ的に重ね合わされて
ＣＲＴディスプレイ（９）のスクリーン（−９８） ｋ
表示される０例えば、Ｇ−ＲＡＭの先頭番地（Ｏ番地）
のドツトと、Ｃ−ＲＡＭの先頭番地（！０ＯＯＨ番地）
のキャラクタとは、スクリーン（９Ｓ）の左上に重なっ
て位置する。
また、Ｇ−ＲＡＭｋおいては、第７図に示すように、Ｌ
バイトが２ドツトを表わし、１ドツトは赤（Ｒ）、緑（
Ｇ）、青（Ｂ）及び輝度（Ｌ）の４ビツトにより構成さ
れ、従って、１ドツトは白及び黒を含んで８色であると
共に、各色が濃淡の２種類となる。
バイトが２ドツトを表わし、１ドツトは赤（Ｒ）、緑（
Ｇ）、青（Ｂ）及び輝度（Ｌ）の４ビツトにより構成さ
れ、従って、１ドツトは白及び黒を含んで８色であると
共に、各色が濃淡の２種類となる。
さらに％Ｃ−ＲＡＭにおいては、１バイトが１文字を表
わし、ＰＣＧＫ、おいては任意のパターンが２５６個表
現できる。
わし、ＰＣＧＫ、おいては任意のパターンが２５６個表
現できる。
筐た、以下の例における信号の意味を次に列挙する。
φ ： ４ＭＨｚのクロックで、これを反転させた信
号φが、ｃｐｔｙｌｌＪのクロックとなる。
号φが、ｃｐｔｙｌｌＪのクロックとなる。
φ／２：信号φの１／２倍の周波数（２ＭＨｚ）の信号
で、信号φとは同期している。
で、信号φとは同期している。
２φ ：信号φの２倍の周波数（４ＭＨｚ ）の信号で
、信号φとは同期している。
、信号φとは同期している。
８／Ｌ：シフトレジスタを制御する信号で、＠Ｈ”のと
きシフト動作、′″Ｌ”のときロード動作を行う。
きシフト動作、′″Ｌ”のときロード動作を行う。
ＯＩＨ：ＲＡＭのデータ端子の入出力状態を制御する信
号。
号。
ＧＲＭ ： ７ ）’ レス信号ＡＯ−Ａ１５ ヲ使用
しテＧ−ＲＡＭのアドレス空間をデコードした信号、し
０リク工スト信号ｌ０ＲＱなどの制御信号はデコードに
使用していない。
しテＧ−ＲＡＭのアドレス空間をデコードした信号、し
０リク工スト信号ｌ０ＲＱなどの制御信号はデコードに
使用していない。
をデコードした信号・
をデコードした信号・
ＧＲＭ８ ：信号ＧＲＭに信号φ、１／２などでウィン
ドウをかけた信号。°Ｌ”のＡき、Ｇ−ＲＡＭのデータ
バスドライバをセレクトする。
ドウをかけた信号。°Ｌ”のＡき、Ｇ−ＲＡＭのデータ
バスドライバをセレクトする。
ＣＢＭＳ：信号ＯＲＭＳと同様の信号で、Ｃ−ＲＡＭ、
のデータバスドライバ用。
のデータバスドライバ用。
ＰＣＧ８：信号ＧＲＭ８と同様の信号で、ＰＣＱのデー
タバスドライバ用。
タバスドライバ用。
ＧＲＭＷＲ： Ｇ −ＲＡ Ｍの書き出しパルス。
ＣＲＭＷＲ： Ｃ−ＲＡＭノ書＠ 出シＡｓ、ｘ。
ＰＣＧＷＲ： Ｐ ＣＧノ書＊ 出（、パルス。
ＶＲＭＲＪ）： ＣＰ Ｕ ＋ｘ＋がビデオＲＡＭ（Ｉ
Ｉからデータを読み込むとき＠Ｌ′になるリード信号。
Ｉからデータを読み込むとき＠Ｌ′になるリード信号。
ＤＩｌ’Ｌ ：データバスの方向を制御する信号。
そして、ビデオＲＡＭ（１１及び表示同門■は、例えば
第２図に示すように構成される。
第２図に示すように構成される。
Ｙ すｂ ？）、第２図において、（１ｍｌはＧ−ＲＡ
Ｍ。
Ｍ。
α２はＣ−ＲＡＭ＝、０はＰＣＧを示し、これらは上述
したとうりのものとされる。そして、これらＲＡＭ０１
１〜０３は、アウトプットイネーブル端子ＯＥが“Ｈ”
のときデータバスが入−力状一となり、ライトイネーブ
ル端子ＷＥが１Ｌ”のとき書き込み状態となる。さら＜
、ｏｎはシステムクロック形成回路を示し、これにより
りａツクφ、φ／２，２φなどが形成され、クロックｉ
は反転されてからＣＰＵＩＩＩ供給される。
したとうりのものとされる。そして、これらＲＡＭ０１
１〜０３は、アウトプットイネーブル端子ＯＥが“Ｈ”
のときデータバスが入−力状一となり、ライトイネーブ
ル端子ＷＥが１Ｌ”のとき書き込み状態となる。さら＜
、ｏｎはシステムクロック形成回路を示し、これにより
りａツクφ、φ／２，２φなどが形成され、クロックｉ
は反転されてからＣＰＵＩＩＩ供給される。
ざらに％■は時分割バス！ルチプレックスコントｕ−ラ
を示し、これｋは、クロック１１ 、 ＩＩ／２ 。
を示し、これｋは、クロック１１ 、 ＩＩ／２ 。
２φと、ＣＰＵＴ１１からのシステムコントロール信の
各種の信号が形成′されて！それぞれ対応する回路に供
給される。
各種の信号が形成′されて！それぞれ対応する回路に供
給される。
また、■はＣＰＵインター７エイスデータバスドライバ
を示し、これは８ビツトのＤフリップフロラプ回路（２
３ｖ％’）、（２３Ｒ） ｋより構成され、これらフリ
ｙ フｙ ａ ｙ １９％ （２３Ｗ）、（２３Ｒ）
）ｔ、ＣＰＵＩＩＩから見て書き出しボート及び絖み込
みボートとして働く、そして、書き出しポー） （２３
Ｗ）は、信号ＤＩＲの立ち下がりでＣＰＵ １１１のデ
ータバス（４）のデータを取り込んでＤＩＲ，、”Ｌ″
の期間、それを出力し、読み込みボー） （２３Ｂ）は
、り四ツタφ／２の立ち上がりでデータを取り込み、Ｖ
ＲＭＲＤ −＠Ｌ”のときにデータバス（４１にそのデ
ータを乗せる。
を示し、これは８ビツトのＤフリップフロラプ回路（２
３ｖ％’）、（２３Ｒ） ｋより構成され、これらフリ
ｙ フｙ ａ ｙ １９％ （２３Ｗ）、（２３Ｒ）
）ｔ、ＣＰＵＩＩＩから見て書き出しボート及び絖み込
みボートとして働く、そして、書き出しポー） （２３
Ｗ）は、信号ＤＩＲの立ち下がりでＣＰＵ １１１のデ
ータバス（４）のデータを取り込んでＤＩＲ，、”Ｌ″
の期間、それを出力し、読み込みボー） （２３Ｂ）は
、り四ツタφ／２の立ち上がりでデータを取り込み、Ｖ
ＲＭＲＤ −＠Ｌ”のときにデータバス（４１にそのデ
ータを乗せる。
！た、６υ〜（至）はデータバスドライバを示し、これ
らはドライバΩとビデオＲＡＭ［１１）〜α３との間の
パスラインに設けられる。そして、これらドライバ０１
〜時は、その端子Ｇを＠Ｌ”にすると非活性状態（高イ
ンピーダンス）から活性状態になるもノテ、ヒテｔ Ｒ
Ａ）ｎｉｌ 〜ａ３ノｐ＜ｘがＣＰＵ［１１に明は渡さ
れたときのリードライトの窓口として働く。
らはドライバΩとビデオＲＡＭ［１１）〜α３との間の
パスラインに設けられる。そして、これらドライバ０１
〜時は、その端子Ｇを＠Ｌ”にすると非活性状態（高イ
ンピーダンス）から活性状態になるもノテ、ヒテｔ Ｒ
Ａ）ｎｉｌ 〜ａ３ノｐ＜ｘがＣＰＵ［１１に明は渡さ
れたときのリードライトの窓口として働く。
、さらに、−はＣＲＴ ：ｙ ｙ ）クーラ、ｒυ〜咽
はＣＰＵ側アドレスとＤＭ人子アドレスを切り換えるマ
ルチプレクサを示す・そして、コントローラーにおいて
は、第８図人、Ｂ／示すように、クロックφ／２からビ
デオＲＡＩＩωのＤＭＡアドレス傭号ＶＤ人が形成され
る。また、マルチプレクサーυ〜−Ｊはクロックφ７２
が制御信号として供給され、１Ｈ”のときＤ側（ＤＭム
側）に切り換えられる。
はＣＰＵ側アドレスとＤＭ人子アドレスを切り換えるマ
ルチプレクサを示す・そして、コントローラーにおいて
は、第８図人、Ｂ／示すように、クロックφ／２からビ
デオＲＡＩＩωのＤＭＡアドレス傭号ＶＤ人が形成され
る。また、マルチプレクサーυ〜−Ｊはクロックφ７２
が制御信号として供給され、１Ｈ”のときＤ側（ＤＭム
側）に切り換えられる。
なお、この場合、スタリーン（参Ｓ）の例えば左上に対
応するアドレスは、Ｇ−ＲＡＭ（１ｍｌは６１１地、Ｃ
−ＲＡ Ｍ（１３ハ２０００Ｈ番地であり、以下同様Ｖ
Ｃ％スタリーン（９８）の同一点に対してＱ−ＲＡＭ（
ｌυとＣ，ＲＡＭ（１３とではアドレスが異なるが、信
号ＶＤ人はこの異なる２つのアドレスを同時に指定しな
ければならない。
応するアドレスは、Ｇ−ＲＡＭ（１ｍｌは６１１地、Ｃ
−ＲＡ Ｍ（１３ハ２０００Ｈ番地であり、以下同様Ｖ
Ｃ％スタリーン（９８）の同一点に対してＱ−ＲＡＭ（
ｌυとＣ，ＲＡＭ（１３とではアドレスが異なるが、信
号ＶＤ人はこの異なる２つのアドレスを同時に指定しな
ければならない。
このため、信号ＶＤ人がマルチプレクを卿ｅ’ａｋ供給
されるとき、信号ＶＤＡのビット位置が違えられて供給
され、コントローラーからの信号ＶＤ人が単一であって
も、Ｇ−ＲＡＭ（１１）ト、Ｃ−ＲＡＭα３とを同＃に
アドレスできるようにされて−る。
されるとき、信号ＶＤＡのビット位置が違えられて供給
され、コントローラーからの信号ＶＤ人が単一であって
も、Ｇ−ＲＡＭ（１１）ト、Ｃ−ＲＡＭα３とを同＃に
アドレスできるようにされて−る。
なお、以下の説明及び第８図において、信号ＶＤＡのア
ドレスＭは、コントａ−ラーの信号ＶＤムから見たアド
レスである。
ドレスＭは、コントａ−ラーの信号ＶＤムから見たアド
レスである。
また、ａｌｌ、□□□は８ビツトの７リツプフロツプ回
路を示し、シリツブフロップ回路−は、Ｃ−ＲＡＭα２
のデータ（コード）を取り込み、この取り込んだ′デー
タをＰＣＧ（１３）のアドレスとしてその・データに対
応したパターンのデータをＰＣＧ（１３から得るための
ものである。どの場合、フリップ７Ｅｌツブ回路−によ
りＰＣＧ（１３の出力データは、Ｃ−ＲＡＭ０２に入力
されたＤＭＡのアドレスに対してｌキャラクタ分遅れる
ので、この遅れを補正するためにフリップフロップ回路
−が設けられる。 。
路を示し、シリツブフロップ回路−は、Ｃ−ＲＡＭα２
のデータ（コード）を取り込み、この取り込んだ′デー
タをＰＣＧ（１３）のアドレスとしてその・データに対
応したパターンのデータをＰＣＧ（１３から得るための
ものである。どの場合、フリップ７Ｅｌツブ回路−によ
りＰＣＧ（１３の出力データは、Ｃ−ＲＡＭ０２に入力
されたＤＭＡのアドレスに対してｌキャラクタ分遅れる
ので、この遅れを補正するためにフリップフロップ回路
−が設けられる。 。
まり、１１は８ビツトの並列人力・並列出力のシフトレ
ジスタを示し、これはグラフィックデータ −（第６図
）の１バイトを４ビツトの２ドツトに振り分けるための
ものである。さらに％ｌｉ３は８ビツトの並列入力・直
列出力のシフトレジスタを示し、これｋよりキャラクタ
の１バイト分のイメージがフォントの信号に変換される
。また、關はグラフィック信号とキャラクタ信号とを合
成する合成回路を示し、この合成回路−からは、第５図
に示すグラブインクプレーンとキャラクタプレーンとを
イメージ上で金属した三原色信号が取り出される。
ジスタを示し、これはグラフィックデータ −（第６図
）の１バイトを４ビツトの２ドツトに振り分けるための
ものである。さらに％ｌｉ３は８ビツトの並列入力・直
列出力のシフトレジスタを示し、これｋよりキャラクタ
の１バイト分のイメージがフォントの信号に変換される
。また、關はグラフィック信号とキャラクタ信号とを合
成する合成回路を示し、この合成回路−からは、第５図
に示すグラブインクプレーンとキャラクタプレーンとを
イメージ上で金属した三原色信号が取り出される。
なお、回路６ｍＪ 、 ６２ 、６υ、ａｋは、りａｙ
ｌ形成回路ａｎから信号８／Ｌ及びクロックＣＬＫ、８
ＣＬＫが供給される。
ｌ形成回路ａｎから信号８／Ｌ及びクロックＣＬＫ、８
ＣＬＫが供給される。
’ｆｆｉり、時分割パスマルチプレックスコントローラ
＠及びＰＣＧＱ３の一例を第３図に示す、この図におい
て、（２２１）、（２２２）はＤフリップフロップ回路
であり、マルチプレクサ卿は、４ビツトのマルチプレク
サ（４３１）〜（４３３） Ｋより構成される。筐た、
ＤＭ人アドレス信号ＶＤＡは、スクリーン（９８）上で
の表示アドレスを示す信号ＭＡｏ −ＭＡＩ！１と、ラ
スターアドレスＲＩＡＯ〜ＲＡｓ トよすする。
＠及びＰＣＧＱ３の一例を第３図に示す、この図におい
て、（２２１）、（２２２）はＤフリップフロップ回路
であり、マルチプレクサ卿は、４ビツトのマルチプレク
サ（４３１）〜（４３３） Ｋより構成される。筐た、
ＤＭ人アドレス信号ＶＤＡは、スクリーン（９８）上で
の表示アドレスを示す信号ＭＡｏ −ＭＡＩ！１と、ラ
スターアドレスＲＩＡＯ〜ＲＡｓ トよすする。
このような構成によれば、そのタイ建ングチャートは第
８図に示すようｋなる（第８図の符号Ｐｌ〜Ｐ６は、第
２図の点Ｐ１〜Ｐ＠に対応する。また、ドツトをつけた
信号区間は、ＣＰＵＩＩ）がパスを占有していることを
示す）。
８図に示すようｋなる（第８図の符号Ｐｌ〜Ｐ６は、第
２図の点Ｐ１〜Ｐ＠に対応する。また、ドツトをつけた
信号区間は、ＣＰＵＩＩ）がパスを占有していることを
示す）。
すなわち、φ／２＝＠Ｌ”の期間Ｔｃには、第８図Ｃｋ
示すように、アドレスバス（５Ｈ）、（５Ｌ）がマルチ
プレクサ−υを通じてＧ−ＲＡＭ（１ｍｌのアドレス端
子人・Ｂ 船斗に接続されると共に、マルチプレクｔｌ
ｔ３ヲ通じてＣ−ＲＡＭ（Ｉ３の７）”Ｌ／、Ｘ端子Ａ
Ｂｋ接続される。また、第８図りに示すように、データ
バス（４）がボー） （２３Ｗ）、（２３Ｒ）を通じ、
さらにパスドライバｃｌυを通じてＧ−ＲＡＭ（ｌυの
データ端子ＤＢに接続されると共に、パスドライバ（至
）を通じてＣ−ＲＡＭα２のデータ端子ＤＢｋ接続され
る。
示すように、アドレスバス（５Ｈ）、（５Ｌ）がマルチ
プレクサ−υを通じてＧ−ＲＡＭ（１ｍｌのアドレス端
子人・Ｂ 船斗に接続されると共に、マルチプレクｔｌ
ｔ３ヲ通じてＣ−ＲＡＭ（Ｉ３の７）”Ｌ／、Ｘ端子Ａ
Ｂｋ接続される。また、第８図りに示すように、データ
バス（４）がボー） （２３Ｗ）、（２３Ｒ）を通じ、
さらにパスドライバｃｌυを通じてＧ−ＲＡＭ（ｌυの
データ端子ＤＢに接続されると共に、パスドライバ（至
）を通じてＣ−ＲＡＭα２のデータ端子ＤＢｋ接続され
る。
従ッテー期間Ｔｃ ｉｃは、信号ＯＩＨ，ＧＲＭＷＲ，
ＣＲＭＷＲｋよりＣＰＵ１１１とＧ−ＲＡＭ（ＩＩＩ、
Ｃ−ＲＡＭ（１３との間でデータのアクセスができる。
ＣＲＭＷＲｋよりＣＰＵ１１１とＧ−ＲＡＭ（ＩＩＩ、
Ｃ−ＲＡＭ（１３との間でデータのアクセスができる。
また、期間Ｔｃ Ｋは、第８図ＧＫ示すよう忙、アドレ
スバス（５Ｈ）、（５Ｌ）がマルチプレクサ卿を通じて
ＰＣＧ１３のアドレス端子ＡＢに接続されると共に、第
８図１（Ｃ示すように、データバス（４）がボー ）
（２３Ｗ）、（２３Ｂ）を通じ、さらにパスドライバ（
至）を通じてＰｅｎ（１３のデータ端子ＤＢ＆ｉｃ接続
される。従って、期間Ｔｃには、信号ＯＩＨ，ＰＣＧＷ
ＲｋよりＣＰ Ｕ １１１とＰＣＧ（１３との間でデー
タのアクセスができ、例えば、任意のパターンとして表
示ｇｔするデータをＦＣＧ（１３１に書き込むことがで
きる。
スバス（５Ｈ）、（５Ｌ）がマルチプレクサ卿を通じて
ＰＣＧ１３のアドレス端子ＡＢに接続されると共に、第
８図１（Ｃ示すように、データバス（４）がボー ）
（２３Ｗ）、（２３Ｂ）を通じ、さらにパスドライバ（
至）を通じてＰｅｎ（１３のデータ端子ＤＢ＆ｉｃ接続
される。従って、期間Ｔｃには、信号ＯＩＨ，ＰＣＧＷ
ＲｋよりＣＰ Ｕ １１１とＰＣＧ（１３との間でデー
タのアクセスができ、例えば、任意のパターンとして表
示ｇｔするデータをＦＣＧ（１３１に書き込むことがで
きる。
一方、φ／２− ＠Ｈ”の期間Ｔｄには、第８図Ｃ−に
示すよ５に、コントローラーからＤＭＡアドレス信号Ｖ
Ｄ人がマルチプレクサ卿を通じてＧ−ＭＭＩのアドレス
端子ＡＢｉ（供給されると共に％ｉルチプレクす四を通
じてＣ−ＲＡＭ（１３のアドレス端子ＡＢｋ供給される
。従って、第８図Ｄｋ示すように１期間Ｔｄ Ｋは、Ｇ
−ＲＡＭ（１１１及びＣ，ＲＡＭａりからデータ（Ｍ）
、 （Ｍ）がそれぞれＤＭＡｋより読み出される。そし
て、第８図ｇ＜示すように、期間Ｔｄ ｆ）終了時点に
クロックＣＬＫが＠Ｈ１″になり、これによりデータ（
Ｍ） 、 （Ｍ）が７リツプフロツプ回路６ｕ＊６１ラ
ッチされ、従って、第８図Ｆｋ：示すように、フリップ
７ｕツブ回路匈、−からはクロックφの１クロツク遅れ
てデー＃ （Ｍ）、（Ｍ）が得られる。
示すよ５に、コントローラーからＤＭＡアドレス信号Ｖ
Ｄ人がマルチプレクサ卿を通じてＧ−ＭＭＩのアドレス
端子ＡＢｉ（供給されると共に％ｉルチプレクす四を通
じてＣ−ＲＡＭ（１３のアドレス端子ＡＢｋ供給される
。従って、第８図Ｄｋ示すように１期間Ｔｄ Ｋは、Ｇ
−ＲＡＭ（１１１及びＣ，ＲＡＭａりからデータ（Ｍ）
、 （Ｍ）がそれぞれＤＭＡｋより読み出される。そし
て、第８図ｇ＜示すように、期間Ｔｄ ｆ）終了時点に
クロックＣＬＫが＠Ｈ１″になり、これによりデータ（
Ｍ） 、 （Ｍ）が７リツプフロツプ回路６ｕ＊６１ラ
ッチされ、従って、第８図Ｆｋ：示すように、フリップ
７ｕツブ回路匈、−からはクロックφの１クロツク遅れ
てデー＃ （Ｍ）、（Ｍ）が得られる。
そして、フリッププロップ回路６１からのデータ（Ｍ）
がシフトレジスタｆｉｌｋ供給されると共に、第８図工
に示すように１期間Ｔｄから期間Ｔｃへの変化時Ｉ／Ｃ
”Ｌ″となるシフト／ミード信号ｉ９／ＬがレジスタＩ
ｌｌ供給されてＳ／Ｌ＝’″Ｌ”のときデータ（Ｍ）は
レジスタ６υにロードされる・そして、レジスタ６υに
は、第８図Ｊｋ示すように期間Ｔｃ。
がシフトレジスタｆｉｌｋ供給されると共に、第８図工
に示すように１期間Ｔｄから期間Ｔｃへの変化時Ｉ／Ｃ
”Ｌ″となるシフト／ミード信号ｉ９／ＬがレジスタＩ
ｌｌ供給されてＳ／Ｌ＝’″Ｌ”のときデータ（Ｍ）は
レジスタ６υにロードされる・そして、レジスタ６υに
は、第８図Ｊｋ示すように期間Ｔｃ。
Ｔｄの開始時点ととに立ち上がるシフトパルスＳＣ′Ｉ
Ｘが供給されてレジスタａηからは第８図Ｋｋ示すよう
に１期間Ｔｃ Ｋはデータ（Ｍ）の上位４ビツトの三原
色信号Ｒ，Ｇ、Ｂ及び輝度信号りが取りａＳ８れ、期間
Ｔｄ ｋｃは同じデータ（Ｍ）の下位４ビツトの三原色
信号孔、Ｇ、Ｂ及び輝度信号りが取り山−され、これら
信号Ｂ〜Ｂ、Ｙは合成回路Ｏｋ供給′される。
Ｘが供給されてレジスタａηからは第８図Ｋｋ示すよう
に１期間Ｔｃ Ｋはデータ（Ｍ）の上位４ビツトの三原
色信号Ｒ，Ｇ、Ｂ及び輝度信号りが取りａＳ８れ、期間
Ｔｄ ｋｃは同じデータ（Ｍ）の下位４ビツトの三原色
信号孔、Ｇ、Ｂ及び輝度信号りが取り山−され、これら
信号Ｂ〜Ｂ、Ｙは合成回路Ｏｋ供給′される。
また、期間Ｔｄには、フリップフロップ回路部のデータ
（Ｍ）及びＤＭＡアドレス信号ＶＤ人の−ＩＩ（信号ｋ
ｏ 〜ＢＡｚ ）が、マルチプレクサ四を通じてＰＣＧ
（１：ｌのアドレス端子ＡＢＫ供給されてデータ（（γ
））が読み出され、このデータ（（Ｍ））がシフトレジ
スタ關に供、給されると共に、信号８／Ｌ及ヒバルス′
ＣＬＫがレジスタ關に供給されてレジスタ６４からは第
８図りに示すよ、うにデー！（（Ｍ））が直列忙取り出
される。そして、この直列データが合成回路Ｉ３＜供給
される。
（Ｍ）及びＤＭＡアドレス信号ＶＤ人の−ＩＩ（信号ｋ
ｏ 〜ＢＡｚ ）が、マルチプレクサ四を通じてＰＣＧ
（１：ｌのアドレス端子ＡＢＫ供給されてデータ（（γ
））が読み出され、このデータ（（Ｍ））がシフトレジ
スタ關に供、給されると共に、信号８／Ｌ及ヒバルス′
ＣＬＫがレジスタ關に供給されてレジスタ６４からは第
８図りに示すよ、うにデー！（（Ｍ））が直列忙取り出
される。そして、この直列データが合成回路Ｉ３＜供給
される。
従って、合ｇａ路關からは、１８６図に示すグラフィッ
クプレーンとキャ門夛タブレーンとをイメージ上で合成
Ｃた三原色信号が取り出され、ＣＲＴモニタ（９）に供
給される。
クプレーンとキャ門夛タブレーンとをイメージ上で合成
Ｃた三原色信号が取り出され、ＣＲＴモニタ（９）に供
給される。
次に％ＣＰ Ｕ ｉｌｌのリードライトのタイ建ングに
ついてＰＣＧＱ３をアクセスする場合を例として説明し
よう。
ついてＰＣＧＱ３をアクセスする場合を例として説明し
よう。
第９図は、ＣＰ Ｕ （１）がＰＣＧ（１３からデータ
を読み込む場合を示し、第９図人は”期間Ｔ１が期間Ｔ
ｄ（φ／２ ＝ ＠Ｈ”の期間）ｋ同期したとき、第９
図Ｂ ）！期ＭＴｔ カ期間Ｔｃ （１／２ ＝ −Ｌ
’ ）期１８ＤｋｌｉＭ期したときである。
を読み込む場合を示し、第９図人は”期間Ｔ１が期間Ｔ
ｄ（φ／２ ＝ ＠Ｈ”の期間）ｋ同期したとき、第９
図Ｂ ）！期ＭＴｔ カ期間Ｔｃ （１／２ ＝ −Ｌ
’ ）期１８ＤｋｌｉＭ期したときである。
そして、第９図Ａｋおいて、データバス（４）上の、デ
ータは期間シの開始時点にサンプルしたものであり、こ
の開始師点にはＣＰＵＩＩＩのＩ１０アドレスは十分に
確定している。そして、ＣＰＵＩＩ）は期間Ｔｓのクロ
ックφの立ち下がり時点にデータを読み込む。
ータは期間シの開始時点にサンプルしたものであり、こ
の開始師点にはＣＰＵＩＩＩのＩ１０アドレスは十分に
確定している。そして、ＣＰＵＩＩ）は期間Ｔｓのクロ
ックφの立ち下がり時点にデータを読み込む。
従って、ＣＰＵＩＩＩのデータの読み込みに必要なセッ
トアツプタイム（Ｚ −８ＯＡではＳｏｎ秒）及びホー
ルドタイム（同じ（Ｑｎ秒）は、十分に満足されている
。
トアツプタイム（Ｚ −８ＯＡではＳｏｎ秒）及びホー
ルドタイム（同じ（Ｑｎ秒）は、十分に満足されている
。
また、第９図Ｂにおいては、期間’Ｔｓの開始時点ｋ
ＣＰ Ｕ １１１はデータを読み込む、従って、このと
きのデータのセットアツプタイムは、１２５［ｎ秒”１
−（ＩＩ／２の立ち上がりに対するポート（２３Ｒ）の
遅延時間） ＝１２５［ｎ秒］−２８（ｎ秒〕 ＝＋９７（ｎ秒〕 であり、ＣＰＵ（１１０セットアツプタイム５０口秒は
十分に満足されている。
ＣＰ Ｕ １１１はデータを読み込む、従って、このと
きのデータのセットアツプタイムは、１２５［ｎ秒”１
−（ＩＩ／２の立ち上がりに対するポート（２３Ｒ）の
遅延時間） ＝１２５［ｎ秒］−２８（ｎ秒〕 ＝＋９７（ｎ秒〕 であり、ＣＰＵ（１１０セットアツプタイム５０口秒は
十分に満足されている。
従って、第９図Ａ、Ｂのどちらのときでも、ＣＰＵ（１
；は、ＰＣＧｆｉ３からデータを正確に読み込むことが
できる。
；は、ＰＣＧｆｉ３からデータを正確に読み込むことが
できる。
今らに、第１０図は、ＣＰ Ｕ ＋ｎがＰＣＧ（ｌｌｋ
データを書き出す場合を示し、第１０ｋＡは期間Ｔ１が
期間Ｔｄ Ｋ同期したとき、第ｉｏ図Ｂは期間Ｔ１が期
間Ｔｃ ｉｃ同期したときである。
データを書き出す場合を示し、第１０ｋＡは期間Ｔ１が
期間Ｔｄ Ｋ同期したとき、第ｉｏ図Ｂは期間Ｔ１が期
間Ｔｃ ｉｃ同期したときである。
七七て、第１０図ムにおいて、期間詣の開始時点には、
ＣＰＵ１１）のアドレス及びデータはともに確定してい
る。そして、この期間シの、開始時点に信号ＤＩＲか立
ち下がってＣＰ Ｕ １１）のデータが書き出しボー）
（２３Ｗ）に取り込１れる・このデータが、ＰＣＧ（１
３のデータ端子ＤＤＫ乗せられるのは、期間Ｔｓ Ｋお
けるＰＣＧＳ ＝＠Ｌ ’の期間であり、こめ期間２Ｐ
ＣＧ（１３ｈｃ書き出される・また、第１０図Ｂにおい
ては、期間Ｔｗ ｉｃ Ｐ ＣＧｔｉｌへの書き出しが
行われる。そして、信号ＰＣＧ８が未定義になっている
期間は、ＤＩＲ−＠Ｈ”であり、データバスドライバ６
υ〜（至）はＣＰ Ｕ Ｉｌｌが読み込む方向にあるの
で、でたらめなデータがＰＣＧ０３（及びＲＡＭ（１９
，α２）ｋ書き出されることはな一ゝ・ 従って、ＣＰ Ｕ １１１がＰＣＧ（［３にデータを書
き出す場合、これを正確、にできる。
ＣＰＵ１１）のアドレス及びデータはともに確定してい
る。そして、この期間シの、開始時点に信号ＤＩＲか立
ち下がってＣＰ Ｕ １１）のデータが書き出しボー）
（２３Ｗ）に取り込１れる・このデータが、ＰＣＧ（１
３のデータ端子ＤＤＫ乗せられるのは、期間Ｔｓ Ｋお
けるＰＣＧＳ ＝＠Ｌ ’の期間であり、こめ期間２Ｐ
ＣＧ（１３ｈｃ書き出される・また、第１０図Ｂにおい
ては、期間Ｔｗ ｉｃ Ｐ ＣＧｔｉｌへの書き出しが
行われる。そして、信号ＰＣＧ８が未定義になっている
期間は、ＤＩＲ−＠Ｈ”であり、データバスドライバ６
υ〜（至）はＣＰ Ｕ Ｉｌｌが読み込む方向にあるの
で、でたらめなデータがＰＣＧ０３（及びＲＡＭ（１９
，α２）ｋ書き出されることはな一ゝ・ 従って、ＣＰ Ｕ １１１がＰＣＧ（［３にデータを書
き出す場合、これを正確、にできる。
以上のようｋして、この発明によれば、ビデオＲＡＭ（
１４Ｈｃ対してＣＰ Ｕ ｉｌｌのアクセス及び表示回
路■のＤＭＡが行われる。
１４Ｈｃ対してＣＰ Ｕ ｉｌｌのアクセス及び表示回
路■のＤＭＡが行われる。
そして、この場合、％にこの発明によれば、ビデオＲＡ
ＭＱＩに対・して時分割式ｋＤＭＡを行っているので、
表示画１ｉにチラッキを生じることがない、また、ビデ
、ｔ４ＡＭａ（Ｈ’！、、ＣＰＵ（１）ｆ）Ｉ１０アド
レスに接続しているので、ビデオ８ムＭＧｔＨｃ表示用
のＤＭＡを行ってもＣＰ Ｕ ｉｌｌの処理速度の低下
がない、さらに、ｃＰＵｌｌ）のＩ１０アドレスは、第
４図に示すように、３ククツタ以上、すなわち、７５０
ｎ秒以上にわたって確定してい７るので、このＩ１０ア
ドレス期間に１０ＰＵ１１１のアク、セスと表示用のＤ
ＭＡとを時分割式に行っても、それぞれの占有期間は３
７５ｆｉ秒となり、従って、ビデオＲＡＭαｅとして高
速のものを必要としない。
ＭＱＩに対・して時分割式ｋＤＭＡを行っているので、
表示画１ｉにチラッキを生じることがない、また、ビデ
、ｔ４ＡＭａ（Ｈ’！、、ＣＰＵ（１）ｆ）Ｉ１０アド
レスに接続しているので、ビデオ８ムＭＧｔＨｃ表示用
のＤＭＡを行ってもＣＰ Ｕ ｉｌｌの処理速度の低下
がない、さらに、ｃＰＵｌｌ）のＩ１０アドレスは、第
４図に示すように、３ククツタ以上、すなわち、７５０
ｎ秒以上にわたって確定してい７るので、このＩ１０ア
ドレス期間に１０ＰＵ１１１のアク、セスと表示用のＤ
ＭＡとを時分割式に行っても、それぞれの占有期間は３
７５ｆｉ秒となり、従って、ビデオＲＡＭαｅとして高
速のものを必要としない。
また、ビデオＲＡＭ（ｉ（ｌはＩ１０アドレスに持続さ
れているので、主メモリであるＲＯＭ＋２１及び８ＡＭ
（３）のアドレスを広くでき、例えば、ニーず−はより
大きなプログラムを実行できる。。
れているので、主メモリであるＲＯＭ＋２１及び８ＡＭ
（３）のアドレスを広くでき、例えば、ニーず−はより
大きなプログラムを実行できる。。
さらに、ビデオＲＡＭ（１・のアドレスもさらに広くで
き、例えばＧ−ＲＡＭＱ３のアドレスをＯ〜７ＦＦＦＨ
番地の５ｔｘｎとして６４０ドツト×４００ドツトの高
解像度グラフィック表示もできる。あるいは、表示用の
アトダビエートエリアを充実させることもできる。
き、例えばＧ−ＲＡＭＱ３のアドレスをＯ〜７ＦＦＦＨ
番地の５ｔｘｎとして６４０ドツト×４００ドツトの高
解像度グラフィック表示もできる。あるいは、表示用の
アトダビエートエリアを充実させることもできる。
また、ＣＰＵ１１）から見たアドレス及びＢｅレジスタ
のビットに対して、ビデオＲＡＭα・の下位８ビツトの
アドレスＡｓ〜Ａ？と上位８ビツトのアドレスＡ８〜Ａ
１Ｂとが反転しているので、Ｂレジスタをカウンタとし
て使用でき、例えば、ＣＰＵＩＩＩのもつ入出力命令Ｉ
ＮＩＲ，０ＴＩＲなどによりＲＡＭ（３）とビデオＲＡ
Ｍ（１（ｌとの間で２５６バイト単位の１０ツク転送を
行うこともできる。
のビットに対して、ビデオＲＡＭα・の下位８ビツトの
アドレスＡｓ〜Ａ？と上位８ビツトのアドレスＡ８〜Ａ
１Ｂとが反転しているので、Ｂレジスタをカウンタとし
て使用でき、例えば、ＣＰＵＩＩＩのもつ入出力命令Ｉ
ＮＩＲ，０ＴＩＲなどによりＲＡＭ（３）とビデオＲＡ
Ｍ（１（ｌとの間で２５６バイト単位の１０ツク転送を
行うこともできる。
しかも、ボート（７）に対してはＣＰ Ｕ １１１の下
位８ビツトのアドレス及びＣレジスタのビットが対応す
るので、ボート（７）に対して通常のマイクロコンヒュ
ータト同様ＫＡレジスタ及びＣレジスタヲ使用した入出
力命令を実行できる。
位８ビツトのアドレス及びＣレジスタのビットが対応す
るので、ボート（７）に対して通常のマイクロコンヒュ
ータト同様ＫＡレジスタ及びＣレジスタヲ使用した入出
力命令を実行できる。
さらに、メモリバンク方式のように、メモリバンクを選
択してからビデオＲＡＭ（１（ｌをアクセスする必要が
ないので、この点からも実行速度の低下がない、また、
プログラマの負担も小さい。
択してからビデオＲＡＭ（１（ｌをアクセスする必要が
ないので、この点からも実行速度の低下がない、また、
プログラマの負担も小さい。
なお、と述において、□ビデオ几ＡＭＱ（Ｉの工・１０
アドレスは、その上位８ピツ） Ａｓ〜人ｌ！Ｉカボー
ト（７）のＩ１０アドレスＡｏ −Ａ７と異なればよい
。
アドレスは、その上位８ピツ） Ａｓ〜人ｌ！Ｉカボー
ト（７）のＩ１０アドレスＡｏ −Ａ７と異なればよい
。
＃Ｉ１図〜諏３図はこの発明の一例の系統図、第４図〜
第１Ｏ図はその説明のための図である。 １１）はＣＰＵ、（２１はＲＯＭ、（３１はＲＡＭ、＜
７１はＩ１０ポート、０αはビデオＩ（ＡＭ、■は表示
回路である。 第５図Ａ Ｂ Ｃ・第８図 第７図 ＩＶウド
ｌド−、）第９図Ａ 第１０図Ａ 手続補正書 昭和ｓ６年 ９月ｔＯａ 特許庁長官 島 ａ１′春 鞠 殿 （特許庁審判長 殿）１、事
件の表示 昭和５６年特許願第 １０６１２７ 号シ凰ツ９１タ
ヒＩｌｌジ ｌ會 令イギ１カイ
嘗２、発明の名称 出力表示用メ峰りの制−１１１１
路３、補正をする者 事件との関係 特許出願人 ４、代 理 人 東京都新宿区西新宿１丁目８番１号（
新宅ビル）置東京（０３）３４３−５８２１ （代表）
６、補正により増加する発明の数 （１） 願書及び明細書中、発明の名称な「出力表示
用メモリの制御回路」と訂正する。 （２） 特許請求の範囲を別紙のように訂正する。 （３） 明細書中、菖１頁下から９行［ビデオＲＡ
Ｍｌを次のように訂正する。 「ＣＲＴディスプレイに対応した出力表示用のバッファ
メモリを設ける、いわゆるビデオＫＡ Ｍｌ（４）同、
ａ１３ ｊｊ ２行ｒＺ−８０Ｊ ヲｒ ８０８０ 系
ノＣＰＵ。 例えばｚｊｏＡ−ｃ ｐ Ｕ Ｊと訂正する。 ＋５７ 同、同頁下から５〜４行「（これは・・・・
・・・・・・２．５ ＭＨｚ月を削除する。 （６）同、８１４頁６行「おいては、」の次に「例えば
」を加入する。 （７） 同、亀１０頁７行ｒ （４ＭＨｚ ）Ｊ ｋ
ｒ （８ＭＨｚ）Ｊと訂正する。 （８）同、第１５頁９行「（蕗６図）」を「（第７図）
」と訂正する。 （９） 同、菖３頁下から８行、第５ｊｊ４行及び纂
２０頁下から５行（計３か所） ｆ Ｚ−８０Ｊ Ｖ
ｆＺ８０Ａ−ＣＰＵＪと訂正する。 以上 特許請求の範囲 。 出力表示用のバッファメモリーをマシンサイクルにより
クロック数の異なるＣＰＵＶＣ＠続すると共に、上記メ
モリに対して上記ＣＰＵがらのアクセスと、出力表示用
のアクセスとを、上記ＣＰＵのクロックに同期させて時
分割式に□行うよ５Ｋした出力表示用メモリの制御回路
。
第１Ｏ図はその説明のための図である。 １１）はＣＰＵ、（２１はＲＯＭ、（３１はＲＡＭ、＜
７１はＩ１０ポート、０αはビデオＩ（ＡＭ、■は表示
回路である。 第５図Ａ Ｂ Ｃ・第８図 第７図 ＩＶウド
ｌド−、）第９図Ａ 第１０図Ａ 手続補正書 昭和ｓ６年 ９月ｔＯａ 特許庁長官 島 ａ１′春 鞠 殿 （特許庁審判長 殿）１、事
件の表示 昭和５６年特許願第 １０６１２７ 号シ凰ツ９１タ
ヒＩｌｌジ ｌ會 令イギ１カイ
嘗２、発明の名称 出力表示用メ峰りの制−１１１１
路３、補正をする者 事件との関係 特許出願人 ４、代 理 人 東京都新宿区西新宿１丁目８番１号（
新宅ビル）置東京（０３）３４３−５８２１ （代表）
６、補正により増加する発明の数 （１） 願書及び明細書中、発明の名称な「出力表示
用メモリの制御回路」と訂正する。 （２） 特許請求の範囲を別紙のように訂正する。 （３） 明細書中、菖１頁下から９行［ビデオＲＡ
Ｍｌを次のように訂正する。 「ＣＲＴディスプレイに対応した出力表示用のバッファ
メモリを設ける、いわゆるビデオＫＡ Ｍｌ（４）同、
ａ１３ ｊｊ ２行ｒＺ−８０Ｊ ヲｒ ８０８０ 系
ノＣＰＵ。 例えばｚｊｏＡ−ｃ ｐ Ｕ Ｊと訂正する。 ＋５７ 同、同頁下から５〜４行「（これは・・・・
・・・・・・２．５ ＭＨｚ月を削除する。 （６）同、８１４頁６行「おいては、」の次に「例えば
」を加入する。 （７） 同、亀１０頁７行ｒ （４ＭＨｚ ）Ｊ ｋ
ｒ （８ＭＨｚ）Ｊと訂正する。 （８）同、第１５頁９行「（蕗６図）」を「（第７図）
」と訂正する。 （９） 同、菖３頁下から８行、第５ｊｊ４行及び纂
２０頁下から５行（計３か所） ｆ Ｚ−８０Ｊ Ｖ
ｆＺ８０Ａ−ＣＰＵＪと訂正する。 以上 特許請求の範囲 。 出力表示用のバッファメモリーをマシンサイクルにより
クロック数の異なるＣＰＵＶＣ＠続すると共に、上記メ
モリに対して上記ＣＰＵがらのアクセスと、出力表示用
のアクセスとを、上記ＣＰＵのクロックに同期させて時
分割式に□行うよ５Ｋした出力表示用メモリの制御回路
。
Claims (1)
- 出力表示用の８人Ｊ−バッファを通じてＣＰＵのＩ１０
アドレス＜＊ａすると共に、上記ＲＡＭｋ対して上記Ｃ
ＰＵのアクセスと出力表示用のＤＭＡとン、上記ＣＰＵ
のクロックに同期して時分割式に行うようｋしたマイタ
ロコンピュータ。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106127A JPS588348A (ja) | 1981-07-07 | 1981-07-07 | 出力表示用メモリの制御回路 |
| AU85573/82A AU8557382A (en) | 1981-07-07 | 1982-07-02 | Memory access control |
| GB08219356A GB2112552B (en) | 1981-07-07 | 1982-07-05 | Memory access control apparatus |
| FR8211955A FR2509492A1 (fr) | 1981-07-07 | 1982-07-07 | Appareil de commande d'acces de memoire pour microcalculateur |
| NL8202740A NL8202740A (nl) | 1981-07-07 | 1982-07-07 | Geheugentoegangsbesturingsinrichting voor een centrale bewerkingseenheid. |
| AT0263582A AT389773B (de) | 1981-07-07 | 1982-07-07 | Speicherzugriff-steuereinrichtung |
| DE19823225401 DE3225401A1 (de) | 1981-07-07 | 1982-07-07 | Speicherzugriffs-steuereinrichtung in kombination mit einer zentralen verarbeitungseinheit |
| US06/396,083 US4622547A (en) | 1981-07-07 | 1982-07-07 | Memory access control apparatus |
| CA000406758A CA1202730A (en) | 1981-07-07 | 1982-07-07 | Memory access control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106127A JPS588348A (ja) | 1981-07-07 | 1981-07-07 | 出力表示用メモリの制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS588348A true JPS588348A (ja) | 1983-01-18 |
| JPH0377530B2 JPH0377530B2 (ja) | 1991-12-10 |
Family
ID=14425748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56106127A Granted JPS588348A (ja) | 1981-07-07 | 1981-07-07 | 出力表示用メモリの制御回路 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4622547A (ja) |
| JP (1) | JPS588348A (ja) |
| AT (1) | AT389773B (ja) |
| AU (1) | AU8557382A (ja) |
| CA (1) | CA1202730A (ja) |
| DE (1) | DE3225401A1 (ja) |
| FR (1) | FR2509492A1 (ja) |
| GB (1) | GB2112552B (ja) |
| NL (1) | NL8202740A (ja) |
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| JPH0746308B2 (ja) * | 1985-07-24 | 1995-05-17 | 株式会社日立製作所 | 表示制御装置およびマイクロコンピュータ・システム |
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| US4912658A (en) * | 1986-04-18 | 1990-03-27 | Advanced Micro Devices, Inc. | Method and apparatus for addressing video RAMS and refreshing a video monitor with a variable resolution |
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| DE3804938C2 (de) * | 1987-02-18 | 1994-07-28 | Canon Kk | Bildverarbeitungseinrichtung |
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| DE3783358T2 (de) * | 1987-03-20 | 1993-07-01 | Ibm | Rechnersystem mit einem videosubsystem. |
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| US5088053A (en) * | 1987-11-16 | 1992-02-11 | Intel Corporation | Memory controller as for a video signal processor |
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| US5151997A (en) * | 1989-08-10 | 1992-09-29 | Apple Computer, Inc. | Computer with adaptable video circuitry |
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-
1981
- 1981-07-07 JP JP56106127A patent/JPS588348A/ja active Granted
-
1982
- 1982-07-02 AU AU85573/82A patent/AU8557382A/en not_active Abandoned
- 1982-07-05 GB GB08219356A patent/GB2112552B/en not_active Expired
- 1982-07-07 NL NL8202740A patent/NL8202740A/nl not_active Application Discontinuation
- 1982-07-07 FR FR8211955A patent/FR2509492A1/fr active Granted
- 1982-07-07 US US06/396,083 patent/US4622547A/en not_active Expired - Fee Related
- 1982-07-07 AT AT0263582A patent/AT389773B/de active
- 1982-07-07 DE DE19823225401 patent/DE3225401A1/de not_active Withdrawn
- 1982-07-07 CA CA000406758A patent/CA1202730A/en not_active Expired
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0377530B2 (ja) | 1991-12-10 |
| FR2509492B1 (ja) | 1985-01-04 |
| GB2112552B (en) | 1985-09-18 |
| AU8557382A (en) | 1983-01-13 |
| CA1202730A (en) | 1986-04-01 |
| AT389773B (de) | 1990-01-25 |
| US4622547A (en) | 1986-11-11 |
| GB2112552A (en) | 1983-07-20 |
| FR2509492A1 (fr) | 1983-01-14 |
| NL8202740A (nl) | 1983-02-01 |
| DE3225401A1 (de) | 1983-01-27 |
| ATA263582A (de) | 1989-06-15 |
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