DE3225401A1

DE3225401A1 - Speicherzugriffs-steuereinrichtung in kombination mit einer zentralen verarbeitungseinheit

Info

Publication number: DE3225401A1
Application number: DE19823225401
Authority: DE
Inventors: Shunsuke Tokyo Furukawa; Yoshitsugu Ichikawa Chiba Hattori; Yoshihiko Isezaki Gunma Matsumoto; Yutaka Atsugi Kanagawa Okubo
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1981-07-07
Filing date: 1982-07-07
Publication date: 1983-01-27
Also published as: FR2509492B1; GB2112552B; CA1202730A; NL8202740A; AU8557382A; JPH0377530B2; US4622547A; JPS588348A; AT389773B; ATA263582A; FR2509492A1; GB2112552A

Description

::/·:::' "-^.U. 32254OT

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Speicherzugriffs-Steuereinrichtung in Kombination mit einer zentralen Verarbeitungseinheit - -

Die vorliegende Erfindung bezieht sich auf eine Mikrocomputereinrichtung, insbesondere auf eine Speicherzugriffs-Steu- ereinrichtung, die es einer zentralen Verarbeitungseinheit und einer Kathodenstrahlröhren-Steuereinrichtung gestattet, auf einen Speicher in einer zeitlich geschachtelten Arbeitsweise zuzugreifen.

In Mikrocomputer-Systemen werden oftmals die Ausgangssignale auf dem Bildschirm einer Kathodenstrahlröhre (CRT) angezeigt. Die Daten, die auf diese Weise anzuzeigen sind, können in einem Video-Speicher mit wahlfreiem Zugriff (Video- RAM) gespeichert werden, auf den.eine Kathodenstrahlröhren (CRT)-Steuereinrichtung in einem Direktspeicherzugriffs-Verfahren (DAM) zugreift.

Die zentrale Verarbeitungseinheit (CPU) liefert die Daten an den Video-RAM zum Zwecke einer Anzeige derselben. Die Kathodenstrahlröhre CRT kann flimmern oder flackern, wenn die zentrale Verarbeitungseinheit CPU auf den Video-RAM zu der gleichen Zeit zugreift, zu der auch die Kathodenstrahlröhren (CRT)-Steuereinrichtung versucht, auf den Video-RAM in dem Direktspeicherzugriffs-Verfahren DMA zuzugreifen. Das Flimmern oder Flackern auf dem Bildschirm der Kathodenstrahlröhre CRT ist unerwünscht und beeinträchtigt die Arbeitsweise des Mikrocomputer-Systems.

Es sind bereits zahlreiche Verfahren vorgeschlagen worden, mit deren Hilfe das Flimmern oder Flackern des Bildschirms der Kathodenstrahlröhre CRT vermieden werden sollte. Bei einem dieser Verfahren greift die zentrale Verarbeitungseinheit CPU auf den Video-RAM während der Rücklaufzeit des CRT-Kathodenstrahls zu, nämlich dann, wenn die Kathodenstrahlröhren (CRT)-Steuereinrichtung nicht auf den Video-RAM zugreift. Bei einem anderen bekannten Verfahren greifen die CRT-Steuereinrichtung und die zentrale Verarbeitungs-

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einheit in einer zeitverschachtelten Betriebsweise auf den Video-RAM zu. In einem dritten bekannten Verfahren, nämlich dem "Zyklusraub" (cycle-stealing) - Verfahren, nimmt die zentrale Verarbeitungseinheit CPU einen Zyklus in bezug auf die CRT-Steuereinrichtung in Anspruch?, so daß die Kathodenstrahlröhre CRT dieselben Daten über eine verlängerte Zeitperiode anzeigt.

Die vorgeschlagenen Verfahren sind nicht völlig zufriedenstellend im Hinblick auf das Flimmer- oder Flackerproblem für die Kathodenstrahlröhre CRT. Gemäß dem ersten Verfahren

^^ muß ein Verarbeitungsvorgang der zentralen Verarbeitungseinheit CPU unterbrochen werden, so daß die zentrale Verarbeitungseinheit auf den Video-RAM während der Rücklaufzeit des Kathodenstrahls der Kathodenstrahlröhre CRT zugreifen kann. Wenn die zentrale Verarbeitungseinheit CPU und die CRT-Steuereinrichtung einen Zugriff mittels Zeitverschachtelung auf den Video-RAM haben, ist ein Hochgeschwindigkeits-RAM erforderlich. Wenn die Systemtaktfrequenz 4 MHz beträgt, muß der Video-RAM eine Zugriffszeit von etwa 50 ns haben. Das "Zyklusraub"-Verfahren kann am einfachsten mit einer zentralen Verarbeitungeeinheit CPU ausgeführt werden, die einen synchronisierten Bus, beispielsweise einen Bus vom Typ 6800, hat, wobei die Maschinenzyklen von einem Takt-

<**> 25 geber zeitgesteuert werden. Dagegen ist es sehr schwierig, das "Zyklusraub"-Verfahren mit einer zentralen Verarbeitungseinheit CPU, die einen nichtsynchronisierten Bus hat (beispielsweise die Zilog, Inc.-Modelle 8080 oder Z80A),

auszuführen.
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Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine neuartige Speicherzugriffs-Steuereinrichtung zur Verwendung ¹ η einem Mikrocomputer-System zu schaffen. Desweiteren besteht die Aufgabe für die vorliegende Erfindung darin, eine Speicherzugriffs-Steuereinrichtung zu schaffen, in der eine Kathodenstrahlröhren-Steuereinrichtung und eine zentrale Verarbeitungseinheit auf einen Speicher mit wahlfreiem Zugriff in einer Zeitverschachtelungs-Arbeitsweise zugreifen

können. Außerdem besteht die Aufgabe für die vorliegende Erfindung darin, eine Speicherzugriffs-Steuereinrichtung zu schaffen, die einer zentralen Verarbeitungseinheit, die mit einem nichtsynchronisierten Bus und einer Kathodenstrahl röhren-Steuereinrichtung verbunden ist, gestattet, selektiv auf einen Speicher mit wahlfreiem Zugriff zuzugreifen.

Zur Lösung der Aufgabe für die vorliegende Erfindung wird eine Speicherzugriffs-Steuereinrichtung vorgeschlagen, die in Kombination mit einer zentralen Verarbeitungseinheit benutzt wird, welche mit einem nichtsynchronisierten Datenbus verbunden ist, wobei die erfindungsgemäße Speicherzugriff s-Steuereinrichtung einen adressierbaren Speicher, eine Steuereinrichtung zum Zugreifen auf den Speicher und eine MuI tipiexerschaltung, durch welche die zentrale Verarbeitungseinheit und die Steuereinrichtung selektiv auf den Speicher in einer Zeitverschachtelungs-Arbeitsweise zugreifen, enthält. In einem bevorzugten Ausführungsbeispiel für die vorliegende Erfindung ist der Speicher ein Video-Spei eher mit wahlfreiem Zugriff, der einem Eingabe/Ausgabe-Bau stein (I/O-Port) der zentralen Verarbeitungseinheit zugeordnet ist, so daß die zentrale Verarbeitungseinheit auf den Eingabe/Ausgabe-Baustein in einer Zeitverschachtelungs-Betriebsweise zugreifen kann.

Die oben genannte und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden im folgenden anhand mehrerer, verdeutlichende Ausführungsbeispiele betreffender Figuren im einzelnen beschrieben.

Fig. 1 zeigt ein Blockschaltbild einer Mikrocomputereinrichtung, auf die die vorliegende Erfindung anzuwenden i st.

Fig. 2 zeigt ein Blockschaltbild einer Speicherzugriffs-Steuereinrichtung gemäß einem Ausführungsbeispiel für die vorliegende Erfindung.

Fig. 3 zeigt ein ins einzelne gehendes Blockschaltbild eines Teils der Speicherzugriffs^Steuereinrichtung gemäß Fig. 2.

Fig. 4A u. Fig. 4B zeigen Impuls/Zeit-Diagramme, die die Zeitsteuerung einer zentralen Verarbeitungseinheit darstellen, welche gemäß der vorliegenden Erfindung auf einen Eingabe/Ausgabe-Baustein zugreift.

Fig. 5A zeigt eine schematische Darstellung, die zur Erklärung der Zuordnung des Speicherzugriffs auf einen Speicher mit wahlfreiem Zugriff RAM und einen Nur-Lese-Speicher ROM dient.

Fig. 5B u. Fig. 5C zeigen schematische Darstellungen, die zur Erklärung der Zuordnung des Speicherzugriffs auf einen Video-Speicher mit wahlfreiem Zugriff gemäß der vorliegenden Erfindung dienen.

Fig. 6 zeigt eine schematische Darstellung, die zur Erklärung der Anzeige eines Bildes auf dem Bildschirm einer Kathodenstrahlröhre aufgrund von Daten, die in dem Video-Speicher mit wahlfreiem Zugriff gemäß Fig. 5B u. Fig. 5C gespeichert sind, dient.

Fig. 7 zeigt eine schematische Darstellung, die zur Erklärung dafür dient, wie Daten, die aus vier Bits bestehen, einem Punkt in dem Video-Speicher mit wahlfreiem Zugriff gemäß Fig. 5B u. Fig. 5C zugeordnet sind.

Fig. 8A bis Fig. 8L zeigen Impuls/Zeit-Diagramme, die zur Erklärung der Zeitverschachtelungs-Arbeitsweise der zentralen Verabeitungseinheit und der Kathodenstrahl röhren-Steuereinrichtung beim Zugriff auf den Video-Speicher mit wahlfreiem Zugriff gemäß Fig. 5B u. Fig. 5C di enen .

-δι Fig. 9A u. Fig. 9B zeigen Impuls/Zeit-Diagramme, die darstellen, wie die zentrale Verarbeitungseinheit auf den Video-Speicher mit wahlfreiem Zugriff gemäß Fig. 5B u. Fig. 5C zugreift, um Daten, die darin gespeichert sind, auszulesen.

Fig. 1OA u. Fig. 1OB zeigen Impuls/Zeit-Diagramme, die darstellen, wie die zentrale Verarbeitungseinheit auf den Video-Speicher mit wahlfreiem Zugriff gemäß Fig. 5B u. Fig. 5C zugreift, um in diesen Daten einzuschrei ben.

Wie Fig. 1 zeigt, enthält eine Mikrocomputer-Einrichtung eine zentrale Verarbeitungseinheit CPU 1, die mit einem nichtsynchronisierten Datenbus verbunden ist und beispielsweise eine "Z80A"-CPU sein kann, die von der Firma Zilog, Inc. hergestellt wird und eine Taktimpulsfrequenz von 4 MHz hat. Im folgenden ist Jeder Hinweis oder jede Bezugnahme auf die zentrale Verarbeitungseinheit CPU 1 auf die "Z80A"- CPU gerichtet, was jedoch nur zu Erklärungszwecken ge schieht. Die Mikrocomputer-Einrichtung enthält außerdem einen Nur-Lese-Speicher ROM 2, der ein Monitorprogramm und ein "BASIC-Interpreter"-Programm gepeichert hat und beispielsweise 64K 8-bit-Adressenplätze von 000OH bis FFFFH enthält, wie dies andeutungsweise in Fig. 5A gezeigt ist. Die Mikrocomputer-Einrichtung enthält außerdem einen Speicher mit wahlfreiem Zugriff RAM 3, in den ein Benutzerprogramm eingeschreiben sein kann und der außerdem als Arbeitsspeicher für die zentrale Verarbeitungseinheit CPU I dient.

Es ist ersichtlich, daß die oben genannten Zahlen für die 8-bit-Adressenplätze lediglich zum Zwecke der Veranschaulichung angegeben sind und daß die Erfindung nicht durch die speziellen Figuren, die für die Beschreibung verwendet werden, eingeschränkt ist. Ein 8-Bit-Datenbus 4, ein unterer 8-Bit-Adreßbus 5L und ein oberer 8-Bit-Adreßbus 5H sind mit korrespondierenden Datenanschlüssen D_Q bis D₇, Adreßanschlüssen A_Q bis A₇ bzw. Adreßanschlüssen A« bis A₁₅ der CPU 1, des ROM 2 und des RAM 3 zum Übertragen von Informa-

tion zwischen diesen Einrichtungen verbunden. Die oberen 8-Bit-Adressen von Ao bis A,,- werden einem B-Register der CPU 1 zugeführt, während die unteren 8-Bit-Adressen von A_Q bis A₇ einem C-Register der CPU I zugeführt werden. Daten in einem Α-Register der CPU 1 können direkt an eine Eingabe/Ausgabe (I/O) - Adresse geliefert werden.

Um das Auslesen von Information aus dem ROM 2 und dem RAM zu steuern, sendet die CPU 1 ein Speicheranforderungssignal MREQ und/oder ein Lesesignal "R~D an entsprechende Eingänge einer Systemsteuereinrichtung 6, um ein Speicherlesesignal MEMR zu gewinnen, das einem Leseeingang "R sowohl des ROM 2 als auch des RAM 3 zugeführt wird. Auf die gleiche Weise wird, um eine Schreiboperation in bezug auf den RAM 3 auszu führen, ein Schreibsignal "WR durch die CPU I erzeugt, und das Schreibsignal ¥R und/oder das zuvor erwähnte Speicheranforderungssignal MREQ werden an entsprechende Eingänge der Systemsteuereinrichtung 6 geliefert, um ein Speicherschrei bsignal MEMW zu gewinnen, das einem Schreibeingang

U des RAM 3 zugeführt wird.

Ein Eingabe/Ausgabe-Baustein (I/O) 7 ist mit einer Tastatur oder einem Tastenfeld 8 versehen. Die Datenanschlüsse D_Q bis D₇ sind mit dem 8-Bit-Datenbus 4 verbunden, während die /*> 25 Adreßanschlüsse A_Q bis A₇ mit dem unteren 8-Bit-Adreßbus 5L verbunden sind. Um das Auslesen von Information aus der Eingabe/Ausgabe-Baustein 7 zu steuern, liefert die CPU I ein Eingabe/Ausgabe-Anforderungssignal IUKQ und/oder ein Lesesignal TTD an die Systemsteuereinrichtung 6, um ein Ein gabe/Ausgabe-Lesesignal IOR zu gewinnen, das dem Leseein gang R des Eingabe/Ausgabe-Bausteins 7 zugeführt wird. Auf die gleiche Weise wird, um eine Schreiboperation in bezug auf den Eingabe/Ausgabe-Baustein 7 durchzuführen, von der CPU 1 ein Schreibsignal "WR und/oder das Eingabe/Ausgabe-An forderungssignal IORQ an die Systemsteuereinrichtung 6 ge liefert, um ein Eingabe/Ausgabe-Schreibsignal IOW zu gewinnen, das dem Schrei beingang "W~ des Eingabe/Ausgabe-Bausteins 7 zugeführt wird. Der Eingabe/Ausgabe-Baustein 7 kann eine

-ιοί Adresse von beispielsweise 30H bis FFH haben.

Ein Video-Speicher 10 mit wahlfreiem Zugriff ist zum Anzeigen des Ausgangssignals der CPU 1 vorgesehen. Eine Video-Anzeigesteuereinrichtung 20 greift selektiv auf den Video- Speicher 10 zu, um die Daten auf dem Bildschirm einer Kathodenstrahlröhre CRT 9 anzuzeigen. Dem Video-Speicher sind Adressen von 12KB durchlaufend von 000OH bis 2FFFH, wie dies andeutungsweise in Fig. 5B gezeigt ist, zugeordnet. In dem Ausführungsbeispiel gemäß Fig. 1 wird indessen eine "Z80A"-CPU verwendet, und das Ausführungsbeispiel gemäß Fig. 1 kann sich von dem Ausführungsbeispiel gemäß Fig. 2 bis Fig. 10 unterscheiden. Bei Verwendung der "Z80A"-CPU sind die unteren 8-Bit-Adreßanschlüsse A_Q bis A₇ des Video- Speichers 10 mit dem oberen 8-Bit-Adreßbus 5H verbunden, während die oberen 8-Bit-Adreßanschlüsse A_Q bis A,_c des Video-Speichers 10 mit dem unteren 8-Bit-Adreßbus 5L ver-

bunden sind. Das Eingabe/Ausgabe-Lesesignal IOR und das Eingabe/Ausgabe-Schreibsignal IOW, die aus der Systemsteuereinrichtung 6 gewonnen werden, werden ebenfalls dem Lese-* eingang "R und dem Schrei beingang ¥* des Video-Speichers 10, genau wie dies bei dem Eingabe/Ausgabe-Baustein 7 geschieht, zugeführt. Die Datenanschlüsse D_Q bis D, des Video-Speichers 10 sind mit dem 8-Bit-Datenbus 4 verbunden. , 25 Die Video-Anzeigesteuereinrichtung 20 liest die Daten, die in dem Video-Speicher 10 gespeichert sind, sequentiell aus und zeigt sie auf dem Bildschirm der Kathodenstrahlröhre CTR 9 an.

Der ROM 2 und der RAM 3 sind den Speicheradressen der CPU I zugeordnet, während der Video-Speicher 10 und der Eingabe/Ausgabe-Baustein 7 den Eingabe/Ausgabe-Einheitsadressen der CPU 1 zugeordnet sind. Die Adressenzuordnungen sind in Fig. 5A und Fig. 5B gezeigt. In bezug auf den ROM 2, den RAM 3 und den Eingabe/Ausgabe-Baustein 7 werden alle Instruktionen von der CPU 1 durch ein Α-Register ausgeführt. Auf die Daten in dem Video-Speicher 10 kann durch BC-Register der CPU I zugegriffen werden.

■ · • ·

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Der Video-Speicher 10 und die Video-Anzeigesteuereinrichtung 20 werden im einzelnen anhand von Fig. 5B und Fig. 5C beschrieben. Fig. 5C ist zu entnehmen, daß der Video-Speicher 10 aus drei getrennten Speichern mit wahlfreiem Zu- griff RAM aufgebaut ist, nämlich aus einem Graphikanzeige-Video-RAM (G-RAM), einem Zeichenanzeige-Video-RAM (C-RAM) und einem programmierbaren Zeichengenerator-Video-RAM (PCG-RAM). Die Adressen von 000OH bis IFFFH sind den G-RAM zugeordnet, die Adressen von 2000H bis 27FFH sind dem C-RAM zugeordnet, und die Adressen von 2800H bis 2FFFH sind dem PCG-RAM zugeordnet.

Wie in Fig. 6 gezeigt, kann der G-RAM eine Graphikebene anzeigen, die aus 100 Zeilen und 160 Spalten von Daten be steht, und der C-RAM kann ein Zeichenebene anzeigen, die aus 25 Zeilen und 80 Spalten besteht. Die zwei Ebenen oder Felder aus dem G-RAM und dem C-RAM werden einander zum Anzeigen auf einem Bildschirm 9S der Kathodenstrahlröhre CRT 9 überlagert. In dem gezeigten Ausführungsbeispiel sind das Zeichen der ersten Adresse des G-RAM (Adresse OH) und das Zeichen der ersten Adresse des C-RAM (Adresse 2000H) an der oberen linken Ecke des Bildschirms 9S einander überlagert.

In Fig. 7 repräsentiert ein Byte in dem G-RAM zwei Punkte, wobei jeweils 4 Bits einem Punkt zugeordnet sind. Eines der 4 Bits repräsentiert die Farbe Rot (R), 1 Bit repräsentiert die Farbe Grün (G), ein Bit repräsentiert die Farbe Blau (B) und ein Bit repräsentiert die Helle oder Luminanz (L) des Punktes. Jeder Punkt kann auf diese Weise acht verschie dene Farben annehmen, und jede Farbe kann entweder dunkel oder hell wiedergegeben werden.

In dem C-RAM repräsentiert ein Byte einen Code für ein Zeichen. In dem PCG-RAM repräsentiert ein Byte 256 Muster oder Bilder.

In Fig. 2 und Fig. 3 sind die Bedeutungen der Signale in dem die Erfindung verdeutlichenden Ausfuhrungsbeispiel wie

-12-folgt festgelegt:

φ:Ειη Taktimpuls, der in dem die Erfindung verdeutlichenden Ausführungsbeispiel eine Frequenz von 4 MHz hat. Ein Signal Φ, das das invertierte Signal Φ ist, ist der Taktimpuls der CPU I.

Φ/2: Ein Taktimpuls mit einer Frequenz, die der Hälfte der Frequenz des Taktimpul ses Φ^ ist und !Q damit synchronisiert ist. In dem verdeutlichenden Ausführungsbeispiel i st Φ/2 2 MHz.

*w 2Φ: Ein Taktimpuls mit einer Frequenz, die dem

Doppelten der Frequenz der Taktimpulse φ entspricht und mit dieser synchronisiert ist. In dem verdeutlichenden AusfUhrungsbei spiel ist 2~Φ 8 MHz.

S/L: Ein Signal zum Steuern eines Schieberegisters, in dem eine Schiebeoperation durchgeführt wird, wenn das Signal seinen Zustand "H" hat, und eine Ladeoperation durchgeführt wird, wenn das Signal seinen Zustand "L" hat.

OIH: Ein Signal zum Steuern des Eingangs- und/oder Ausgangszustandes eines Datenanschlusses eines RAM,

GRM: Ein Signal zum Dekodieren der Adresse des G-RAM, wobei die Adressensignale A_Q bis A₁₅ benutzt werden.
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CRM: Ein Signal zum Dekodieren der Adresse des C-RAM, wobei die Adressensignale A_Q bis A,r benutzt werden.

PCG: Ein Signal zum Dekodieren der Adresse des

PCG-RAM, wobei die Adressensignale A_Q bis A₁₅ benutzt werden.

Π :/ ·:..: \ ' Ο.:'.3225A01

GRMS: Ein Signal, das aus dem Signal GRM durch Öffnen eines "Fensters" mit den Signalen Φ/2 und Φ gewonnen wird und das den Datenbus-Treiber des G-RAM auswählt, wenn sein Zustand "L" ist.

CRMS: Ein Signal, das aus dem Signal "CTfö durch Öffnen eines "Fensters" mit den Signalen Φ und Φ/2 gewonnen wird und das den Datenbus-Treiber des C-RAM auswählt, wenn sein Zustand "L" ist. IO

PCGS: Ein Signal, das aus dem Signal PCG durch Öffnen eines "Fensters" mit den Signalen Φ und φ/2 gewonnen wird und das den Datenbus-Treiber des PCG-RAM auswählt, wenn sein Zustand "L" ist. 15

GRMWR: Ein Schreibimpuls für den G-RAM. CRMWR: Ein Schreibimpuls für den C-RAM. PCGWR: Ein Schreibimpuls für den PCG-RAM.

VRMRD: Ein Lesesignal, das einem Paar von Flipflops zugeführt wird und das den Zustand "L" einnimmt, wenn die CPU 1 Daten aus dem Video-Speicher 10 ausliest.

DIR: Ein Signal zum Steuern der Übertragungsrichtung der Datenbusse.

In Fig. 2 haben einen G-RAM 11, einen C-RAM 12 und einen PCG-RAM 13 jeweils Ausgangs-Freigabeanschlüsse OE und Schreib-Freigabeanschlüsse ¥e. Diese Speicher sind so dargestellt sind, daß sie in dem Video-Speicher 10 enthalten sind. Wenn die Signale an den Ausgangs-Freigabeanschlüssen "ÖT den Zustand "H" haben, können Daten aus dem G-RAM 11, dem C-RAM 12 und dem PCG-RAM 13 ausgelesen werden. Wenn die Schrei b-Freigabeanschl Usse "WE den Zustand "L" haben, können Daten in den G-RAM 11, den C-RAM 12 und den PCG-RAM 13 ein-

-14-geschrieben werden.

Ein Systemtaktgenerator 21 erzeugt Taktimpulssignale?, Φ/2, ~2Φ, ein Signal S/T zum Steuern von Schieberegistern und Signale CLK und SCLK, die weiter unten näher erklärt werden. Das Taktimpulssignal "Φ wird durch einen Inverter la invertiert und der CPU I zugeführt.

Die Taktimpulssignale Φ", Φ/2 und 2 φ aus dem Systemtaktgenerator 21 werden an eine Bus-Zeitverschachtelungs-Multi - plexsteuereinrichtung 22 gegeben. Systemsteuersignale IORQ, Vr und ~RÜ aus der CPU 1 werden dieser Bus-Zei tverschachtelungs-Mul tipi exsteuerei nri chtung 22, wie dies auch mit Signalen GRM, CRM und PCG geschieht, zugeführt. Die Bus-Zeitverschachtelungs-Multiplexsteuereinrichtung 22 erzeugt an ihren Ausgängen Signale VRMRD, DIR, GRMWR, 0IH, CRMWR, PCGWR, CRMS, GRMS und PCGS. Die Schaltungen, an die die oben genannten Signale geliefert werden, werden im folgenden im einzelnen beschrieben.

Ein CPU-Schnittstellen-Datenbustreiber 23 ist mit den Datenanschlüssen Dq bis Dy der CPU 1 durch den 8-Bit-Datenbus verbunden. Der CPU-Schnittstellen-Datenbustreiber 23 enthält ein Paar von D-Flipflopschaltungen 23W und 23R. In einem bevorzugten Ausführungsbeispiel sind die D-Flipflopschaltungen 23W und 23R als 8-Bit-Flipf1 ops ausgebildet. Die D-Flipflopschaltungen 23W und 23R fungieren als ein Leseausgang und ein Schreibeingang für den G-RAM 11, den C-RAM 12 und den PCG-RAM 13. Der Schreibeingang in Form der D-Flipflopschaltung 23W hält Daten von dem 8-Bit-Datenbus der CPU 1 an der abfallenden Flanke des Signals DIR fest und liefert diese dann an den Video-Speicher 10, wenn das Signal DIR den Zustand "L" einnimmt, wie dies in Fig. 1OA gezeigt ist. Der Leseausgang in Form der D-Flipflopschal tung 23R hält die Daten von dem Video-Speicher 10 bei der abfallenden Flanke des Taktimpulssignals Φ/2 fest und liefert diese Daten an den 8-Bit-Datenbus 4, wenn das Signal VRMRD seinen Zustand "L" einnimmt.

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Datenbustreiber 31, 32 und 33 sind mit dem G-RAM 11, dem C-RAM 12 und dem PCG-RAM 13 durch Datenbusse P₃, P. bzw. Pg verbunden. Die Datenbustreiber 31, 32 und 33 sind mit dem CPU-Schnittstellen-Datenbustreiber 23 zum Übertragen von Daten zu und von dem G-RAM 11, C-RAM 12 und PCG-RAM 13 verbunden. Der Datenbustreiber 31 hat einen Anschluß U, der mit einem Anschluß GRMS der Bus-Zeitverschachtelungs-Multi plexsteuereinrichtung 22 verbunden ist. Der Datenbustreiber

32 hat einen Anschluß G", der mit einem Anschluß CRMS der

IQ Bus-Zeitverschachtelungs-Multiplexsteuereinrichtung 22 verbunden ist. Auf die gleiche Weise hat der Datenbustreiber

33 einen Anschluß G~, der mit einem Anschluß PCGS der Bus-Zeitverschachtelungs-Multiplexsteuereinrichtung 22 verbunden ist. Die Datenbustreiber 31, 32, 33 fungieren als Gatter für die Lese- und/oder Schreiboperation, wenn die CPU I auf den G-RAM 11, den C-RAM 12 und den PCG-RAM 13 über die Datenbusse P-, bisl Pg zugreift. Die Bus-Zei tverschachtelungs-Mul tiplexsteuereinrichtung 22 liefert ein Signal DIR an Klemmen DIR der Datenbustreiber 31, 32 und 33, um die Richtung des Datenflusses darüber zu bestimmen.

Eine Kathodenstrahlröhren-Steuereinrichtung 34 wird mit Taktimpulssignalen Φ/2 aus dem Systemtaktgenerator 21 versorgt. Die Kathodenstrahlröhren-Steuereinrichtung 34 greift auf den G-RAM 11, den C-RAM 12 und den PCG-RAM 13 durch eine direkt Speicherzugriffs (DMA) - Operation zu, so daß die Daten, die darin gespeichert sind, auf dem Bildschirm der Kathodenstrahlröhre CRT 9 angezeigt werden können. Die Kathodenstrahlröhren-Steuereinrichtung 34 erzeugt Adressen zum Zugreifen auf den G-RAM 11, den C-RAM 12 und den PCG-RAM 13 zum Zwecke der Anzeigeoperation.

Multiplexer 41, 42 und 43 sind mit dem G-RAM 11, dem C-RAM 12 und dem PCG-RAM 13 über Datenbusse P-,, Pp bzw. P₃ mit Anschlüssen AB verbunden. Die Multiplexer 41, 42 und 43 haben Eingänge C, die mit den Adreßanschlüssen A_Q bis A₁₅ der CPU 1 durch den unteren 8-Bit-Adreßbus 5L und den oberen 8-Bit-Adreßbus 5H verbunden sind. Die Multiplexer 41,

42 und 43 haben ebenfalls eine Verbindung zu der Kathodenstrahlröhren-Steuereinrichtung 34 über Eingangsklemmen D. Den Multiplexern 41, 42 und 43 werden abwechselnd Adressen von der Kathodenstrahlröhren-Steuereinrichtung 34 und der CPU 1 geliefert, so daß die Kathodenstrahlröhren-Steuereinrichtung 34 und die CPU 1 auf den G-RAM 11, den C-RAM 12 und den PCG-RAM 13 des Video-Speicher 10 in einer Zeitverschachtelungs-Betriebsweise zugreifen können. Die Multiplexer 41, 42 und 43 werden mit Taktimpulssignalen Φ/2 als Zeitsteuersignale aus dem Systemtaktgenerator 21 versorgt. In dem bevorzugten Ausführungsbeispiel erlauben die Multiplexer 41, 42 und 43 der Kathodenstrahlröhren-Steuereinrichtung 34, auf den G-RAM 11, den C-RAM 12 und den PCG-RAM 13 zuzugreifen, wenn das Taktimpulssignal φ/2 seinen Zustand "L" einnimmt, und der CPU 1, auf den G-RAM 11, den C-RAM 12 und den PCG-RAM 13 zuzugreifen, wenn das Taktimpulssignal Φ/2 seinen Zustand "H" einnimmt.

Fig. 6 ist zu entnehmen, daß ein Versatz von 2000H zwischen korrespondierenden Adreßplätzen in dem G-RAM 11 und den C-RAM 12 besteht. Wenn ein Signal VDA von der Kathodenstrahlröhren-Steuereinrichtung 34 an die Multiplexer 41, 42 geliefert wird, wird der Wert des Signals um 2000H verschoben, um den Versatz in den C-RAM 12 zu bewirken. Dementsprechend wird auf den G-RAM 11 und den C-RAM 12 selbst dann gleichzeitig zugegriffen, wenn die Kathodenstrahlröhren-Steuereinrichtung 34 eine einzige Zugriffsadresse VDA liefert. Gemäß der folgenden Beschreibung erzeugt, wie in Fig. 8 zu erkennen ist, die Kathodenstrahlröhren-Steuereinrichtung 34 eine Adresse M für das Signal VDA.

Es sind Flipflopschaltungen 51 und 52 vorgesehen, die durch die Datenbusse P₃ bzw. P₄ mit dem G-RAM 11 und dem C-RAM 12 verbunden sind. In einem bevorzugten Ausführungsbeispiel sind die Flipflopschaltungen 51, 52 als 8-Bit-Flipf1 ops ausgebildet. Die Flipflopschaltung 52 hält Daten aus dem C-RAM 12 fest und benutzt die festgehaltenen Daten als eine Adresse für den PCG-RAM 13, um von diesem ein Muster zu

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erhalten, das mit den Daten korrespondiert. Nachdem die Flipflopschaltung 52 eine Verzögerung der Daten bewirkt, die von dem C-RAM 12 geliefert werden, sieht die Flipflopschaltung 51 eine Verzögerung für die Daten vor, die von dem G-RAM Π geliefert werden, so daß die Daten daraus zum Anzeigen zur gleichen Zeit wie die Daten aus dem C-RAM 12 eintreffen.

Die Flipflopschaltung 51 ist mit einem Paralleleingangs-/ Parallelausgangs-Schieberegister 61 verbunden, das ein Byte graphischer Daten (Fig. 6) auf zwei 4-Bit-Punkte aufteilt. Ein ParalIeleingangs-/Serienausgangs-Schieberegister 62 ist mit dem PCG-RAM 13 und dem Datenbustreiber 33 über den Datenbus Pg verbunden und setzt das Anzeigesignal eines !5 1-Byte-Zeichens in ein Schriftart-Signal um. In einem bevorzugten Ausführungsbeispiel sind die Schieberegister 61, 62 als 8-Bit-Schieberegister ausgebildet. Die Ausgangssignale der Schieberegister 61, 62 werden an einen Multiplexer 63 zum Zusammensetzen des graphischen Signals aus dem Paralleleingangs-ZParallelausgangs-Schieberegister 61 mit dem Zeichensignal aus dem Paral1eleingangs-/Serienausgangs-Schieberegister 62 geliefert. Der Multiplexer 63 erzeugt ein Signal aus den drei Grundfarben, aus denen die graphischen Ebenen oder Felder, die in Fig. 6 gezeigt sind, 0% 25 ^auf dem Bildschirm der Kathodenstrahlröhre CRT 9 kombiniert und angezeigt werden.

Die Schieberegister 61, 62 werden mit Schieberegistersignalen S/L aus dem Systemtaktgenerator 21 versorgt. Ein Si- gnal CLK aus dem Systemtaktgenerator 21 wird an die Flipflopschaltungen 51, 52 und an das Paralleleingangs-/Serienausgangs-Schieberegister 62 geliefert. Ein Signal SCLK aus dem Systemtaktgenerator 21 wird dem Paral1eleingangs-/Paral· 1 elausgangs-Schieberegister 61 zugeführt.

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In Fig. 3 besteht der Multiplexer 43, der in Fig. 2 dargestellt ist, aus drei Multiplexern 431, 432 und 433. Adressen Ag bis Aι-j aus dem oberen 8-Bit-Adreßbus 5H werden an

Eingangsklemmen IA bis 4A des Multiplexers 431 gelegt. Adreßbits A₁₂ bis A,g werden an Eingangsklemmen IA bis 4A des Multiplexers 432 gelegt. Adreßbits A_Q bis A₂ werden an Eingangsklemmen IA bis 3A des Multiplexers 433 gelegt. Datenbits D_Q bis D₇ aus dem C-RAM 12 und eine DMA-Adresse VDA werden über die Flipflopschaltung 52 an Eingänge der Multiplexer 431, 432, 433 in einer Zeitverschachtelungs-Arbeitsweise gelegt. Die Datenbits Dg werden einer Eingangsklemme 4B des Multiplexers 431 zugeführt. Datenbits D^ bis D. wer den Klemmen IB bis 4B des Multiplexers 432 zugeführt. Daten bits D₅ bis D₇ werden Klemmen IB bis 3B des Multiplexers 433 zugeführt. Die DMA-Adresse VDA enthält Raster-Adressen RAq bis RA₂, die Eingangsklemmen IB bis 3B des Multiplexers 431 zugeführt werden. Das Taktimpulssignal φ/2 wird Ein gangsklemmen S der Multiplexer 431, 432 und 433 zugeführt.

Adreßbits A_Q bis A₃ werden von Ausgangsklemmen IY bis 4Y des Multiplexers 431 an Eingangsklemmen A_Q bis Ag des PCG-RAM 13 geliefert. Adreßbits A« bis A₇ werden von Ausgangsklemmen IY bis 4Y des Multiplexers 432 an Eingangsklem- . men A₄ bis A₇ des PCG-RAM 13 gelegt. Andreßbits Ag bis A_1Q werden von Ausgangsklemmen IY bis 3Y des Multiplexers 433 an Eingangsklemmen A₃ bis A,_Q des PCG-RAM 13 geführt.

Der Bus-Zeitverschachtelungs-Multiplexsteuereinrichtung 22 werden - wie dies auf der rechten Seite in Fig. 3 zu sehen ist - Eingangssignale <F, JTz, 2?, IORQ, "RÜ, ¥r, GRM, "CRM und PCG zugeführt. Die Eingangssignale RD und IORQ werden an ein erstes NOR-Glied 100 geliefert, dessen Ausgangssi gnal an ein NAND-Glied 214 geführt wird. Außerdem wird das Ausgangssignal eines weiteren NAND-Gliedes 102, dessen Eingangssignale die Signale PCG, CRM und GRM sind, dem NAND-Glied 214 zugeführt. Ein Ausgangssignal VRMRD des NAND-Gliedes 214 wird einer Klemme G^- der D-Flipflopschaltung 23R zugeführt.

Die Signale WR und IORQ werden als Eingangssignale an ein weiteres NOR-Glied 101 geliefert, das ein Ausgangssignal an

die Eingangsklemme D eines Flipflop 222 liefert. Ausgangssignale DIR und DIR, die der D-Flipflopschaltung 23W bzw. dem Datenbustreiber 33 von dem Flipflop 222 zugeführt werden, steuern die Richtung des Datenflusses bei den Lese- und Schreiboperationen in bezug auf den PCG-RAM 13.

Einem D-Flipflop 221 wird an dessen Eingangsklemme TU das Ausgangssignal eines NAND-Gliedes 103 geliefert. Letzteres empfängt als Eingangssignale die Signale Φ/2, Φ und "2φ~. Ein weiteres NAND-GLied 104, das als seine Eingangssignale die Signale Φ/2, Φ und 2Φ hat, liefert ein Ausgangssignal an eine Klemme PR des D-Flipflop 221. Das Ausgangssignal des D-Flipflop 221 steuert die Signale, die an die Datenbustreiber 31, 32 und 33 zu liefern sind.

Ein weiteres NAND-Glied 105 wird an seinen Eingangsklemmen mit dem Signal Φ und einem Ausgangssignal von dem Ausgang Q des D-Flipflop 221 versorgt. Das Ausgangssignal des NAND-Gliedes 105 wird als ein Eingangssignal an weitere NAND-Glieder 106, 107 und 108 gel iefert. Ein weiteres NOR-Glied 109 wird mit den Eingangssignalen φ/2 und PCG beliefert und gibt ein Ausgangssignal ab, das an das NAND-Glied 106 und ein NAND-Glied 110 geführt wird. Ein NOR-Glied 111, das mit den Eingangssignalen φ/2 und CRM versorgt wird, liefert ein Ausgangssignal an das NAND-Glied 107 und ein weiteres NAND-Glied 112. Ein NOR-Glied 113 wird mit den Eingangssignalen φ/2 und GRM versorgt und liefert ein Ausgangssignal an das NAND-Glied 108 und ein weiteres NAND-Glied 114. Ein Signal von der Ausgangsklemme Q des D-Flipflop 221 wird an die Eingänge der NAND-Glieder 110, 112 und 114 geliefert. Das NAND-GLied 106 gibt ein Ausgangssignal PCGS an eine Klemme G^- des Datenbustreibers 33 ab. Das NAND-Glied 107 liefert ein Ausgangssignal CRMS. Das NAND-Glied 108 gibt ein Ausgangssignal GRMS ab. Das NAND-Glied 110 liefert ei η Ausgangssignal PCGWR an eine Eingangsklemme YE des PCG-RAM 13. Das NAND-Glied 112 gibt ein Ausgangssignal CRMWR ab. Schließlich gibt das NAND-Glied 114 ein Ausgangssignal GRMWR ab.

Wie Fig. 4A mittelbar zu entnehmen 1st, weist die "Z80A"-CPU des Ausführungsbeispiels sechs Maschinenzyklen M₁ bis Mc zur Ausführung einer Lese- oder Schreibdateninstruktion auf. Die Maschinenzyklen verwenden zwischen drei und sechs Taktimpulsperioden T, bis T_g der CPU 1. Fig. 4A zeigt mittelbar den Maschinenzyklus Mp₅ der die Perioden T^ bis Tg benutzt, welche durch die Eingabe-/Ausgabeadresse auf dem Adreßbus A_Q bis A₁₅ gekennzeichnet sind. Die CPU 1 prüft ein Signal WAIT während des Zustandes T₂. Wenn es einen niedrigen Pegel hat, verbleibt die Maschine in ihrem Zustand T₂. Der Zustand T zeigt den Zustand T₂ wiederholt durch das Signal WAIT an. Wie in Fig. 4B gezeigt, hat das Signal φ/2 die halbe Frequenz des Signals φ und steht mit diesem in Synchronismus.

Fig. 8 stellt ein Impuls-/Zeitdiagramm dar, das die Arbeitsweise eines Ausführungsbeispiels für die vorliegende Erfindung zeigt.

Fig. 8A zeigt einen Taktimpuls Φ/2, der während einer Periode T einen niedrigen und während einer Periode T. einen hohen Pegel hat. Während der Periode T greift die CPU I auf den Video-Speicher 10 zu, während in der Periode T^ die Kathodenstrahlröhren-Steuereinrichtung 34 auf den Video-

Speicher 10 während einer DMA-Operation zugreift.

In Fig. 8B ist gezeigt, daß eine DMA-Adresse M. , während der Perioden T und T. erzeugt wird. In den folgenden Perioden T und T. wird die nächste Adresse M. des Signals VDA erzeugt.

Bei Betrachtung der Figuren 8B, 8C und 8D ergibt sich, daß die CPU 1 während der Periode T_c die Datenbusse P-j , P₂, P₃ und P, belegt, wie dies in den Figuren durch punktiert dargestellte Bereiche angedeutet ist. Während der Periode T_d übertragen die Datenbusse P, bis P- dann, wenn die Kathodenstrahlröhren-Steuereinrichtung 34 auf den Video-Speicher 10 zugreift, die Adresse M^_-1, wie dies in Fig. 8B gezeigt

ist. In der nächstfolgenden Periode T belegt die CPU I die Datenbusse P₁ bis P-, während die Kathodenstrahlröhren-Steuereinrichtung 34 die Datenbusse P₁ bis P₄ mit der Adresse M. in der Periode T. belegt.

Während der Periode, die mit T bezeichnet ist, hat das Signal Φ/2 einen Zustand "L" eingenommen, und der obere 8-Bit-Adreßbus H und der untere 8-Bit-Adreßbus 5L werden sowohl über den Multiplexer 41 mit dem Adreßeingang AB des G-RAM 11 als auch über den Multiplexer 42 mit dem Adreßeingang AB des C-RAM 12 verbunden, wie dies in Fig. 8C und Fig. 2 gezeigt ist. Wie in Fig. 8D gezeigt, wird der 8-Bit-Datenbus 4 mit den Auslese- und Einschreib-Einheiten, nämlich den D-Flipflopschaltungen 23W und 23R, über den Datenbustreiber 31 mit einem Dateneingang DB des G-RAM 11 und über den Datenbustreiber 32 mit einem Dateneingang DB des C-RAM 12 verbunden. Dementsprechend werden während der Periode T. Daten bei der Adresse M. ·, aus dem G-RAM 11 und dem d i-l

C-RAM 12 durch die DMA-Operation ausgelesen. 20

Wie in Fig. 8E gezeigt, wird am Ende jeder Periode T. das Taktimpulssignal CLK zu "H", zu welcher Zeit die Daten aus dem G-RAM 11 bzw. C-RAM 12 in den Flipflopschaltungen 51 und 52 gehalten werden.

Wie in Fig. 8F, Fig. 8G und Fig. 8H gezeigt, enthalten die Flipflopschaltungen 51 und 52 und die Datenbusse Pr und P_K die Adresse der Daten M.._₂ während der Perioden T_c und T_d, was einem Zeitpunkt einen Taktimpuls nach der Datenadresse M. 1 auf den Datenbussen P-, bis P- entspricht.

Die Daten aus der Flipflopschaltung 51 werden dem Paralleleingangs-/Parallelausgangs-Schieberegister 61 zugeführt, und wie dies Fig. 81 zu entnehmen ist, wird ein Verschiebe-/Ladesignal S/Γ dem Paralleleingangs-/Paral1 elausgangs-Schieberegi ster 61 zugeführt. Wenn das Verschiebe-/Ladesignal S/Γ seinen Zustand "L" einnimmt, werden die Daten in das Paral leleingangs-/ParalTelausgangs-Schieberegister 61

geladen. (Das Verschiebe-/Ladesignal S/T nimmt seinen Zustand "L" ein, wenn die Periode T. von der Periode T abgelöst wird). Wenn das Paralleleingangs-/Paral1 elausgangs-Schieberegister 61 mit einem Schiebeimpuls SCLK versorgt wird, wie dies Fig. 8J und Fig. 8K zu entnehmen ist, erzeugt das Paral 1 eleingangs-/Paral1 elausgangs-Schieberegi -ster 61 die Signale für die drei Grundfarben R, 6 und B und das Luminanzsignal L, welche Signale die oberen vier Bits der Daten bilden, die während der Periode T festgehalten werden. (Der Verschiebeimpuls SCLK steigt beim Beginn jeder der Perioden T und T. an, wie dies in Fig. 8J gezeigt ist). Während der Periode T. erzeugt das Paralleleingangs-/Parallelausgangs-Schieberegister 61 die Signale für die drei Grundfarben R, G und B und ein Signal für die HeI- Ie oder Luminanz L, welche Signale die unteren vier Bits derselben Daten bilden, wie dies zuvor beschrieben wurde. Die Signale R, G, B und L werden dem Multiplexer 63 zur Anzeige auf dem Bildschirm der Kathodenstrahlröhre CRT 9 zugeführt.

Während der Periode T, werden Daten aus der Flipflopschaltung 52 und Signale RA_Q bis RA₂, die einen Teil des DMA-Adreßsignals VDA bilden, über den Multiplexer 43 an den Adreßeingang AB des PCG-RAM 13 geliefert, wodurch die Daten ausgelesen werden und an das Paral1eleingangs-/Serienausgangs-Schieberegister 62 geliefert werden. Das Verschiebe-/Ladesignal S/L und das Taktimpulssignal CLK werden an das Paralleleingangs-/Serienausgangs-Schieberegister 62 geliefert, von welchem die Daten seriell ausgelesen werden, wie dies in Fig. 8L gezeigt ist. Die seriell ausgelesenen Daten werden dem Multiplexer 63 zugeführt, wie dies zuvor beschrieben wurde. Folglich erzeugt der Multiplexer 63 auf dem Bildschirm der Kathodenstrahlröhre CRT 9 ein Farbsignal aus den drei Grundfarben durch Mischen der graphischen Ebe ne mit der Zeichenebene gemäß Fig. 6.

Fig. 9A und Fig. 9B stellenImpuls-/Zeitdiagramme dar, die die Operation der CPU 1 beim Auslesen aus dem PCG-RAM 13

zeigen. In Fig. 9A ist gezeigt, daß die Periode T, mit der Periode T. synchronisiert ist, wenn das Taktimpulssignal Φ/2 seinen Zustand "H" einnimmt und die Kathodenstrahlröhren-Steuereinrichtung 34 auf den PCG-RAM 13 zugreift. Beim Beginn der Periode T₁₁ liest die CPU 1 Daten aus dem PCG-RAM 13 aus. Daten, die während der Periode T₂ ausgelesen werden, werden der D-Flipflopschaltung 23R des CPU-Schnittstellen-Datenbustreibers 23 während der folgenden Periode T zugeführt, wie dies durch einen Pfeil in Fig. 9A zwischen den Graphen, die mit P_g und (23R) bezeichnet sind, angedeutet ist.

In Fig. 9B sind die Systemzustände von T-, = T. bis T, = T verschoben worden. In den Perioden T, und Tg hat das Taktimpulssignal Φ/2 einen niedrigen Pegel, der anzeigt, daß die CPU 1 den Datenbus P_g belegt, um auf den PCG-RAM 13 zuzugreifen.

Fig. 1OA und Fig. 1 OB zeigen die Zeitsteuerung des Zeitab-Schnittes, zu dem die CPU 1 Daten in den PCG-RAM 13 ein schreibt. In Fig. 1OA ist die Periode T-, mit der Periode T. synchronisiert, während in Fig. 1OB die Periode T, mit der Periode T synchronisiert ist.

In Fig. 1OA ist gezeigt, daß beim Beginn der Periode T das Signal DIR abfällt, um die Daten, die von der CPU 1 an den Schreibeingang der D-Flipflopschaltung 23W geliefert werden, festzuhalten. Die Daten werden an den Dateneingang DB des PCG-RAM 13 während der Periode T₃ geliefert, wenn das Signal PCGS seinen Zustand "L" annimmt.

In Fig. 1OB hat das Taktimpulssignal φ/2 während der Periode T einen niedrigen Pegel, was anzeigt, daß Daten durch die CPU 1 in den PCG-RAM 13 eingeschrieben werden.

Gemäß der vorliegenden Erfindung können zufallsverteilte Daten nicht zufällig in den PCG-RAM 13 eingeschrieben werden. Das Signal PCGS ist in der Periode T₁ nicht definiert,

so daß der Datenbustreiber 33 nicht ausgewählt und die Datenadresse nicht definiert ist. Das Signal DIR hat seinen Zustand "H" während der Perioden T₁ und T₂, so daß der Datenbustreiber 33 nicht arbeiten kann, um zufallsverteilte

Daten in den Video-Speicher 10 einzuschreiben.

Eine "Z80A"-CPU hat eine Einstellzeit von 50 ns und eine Haltezeit von 0 ns. Eine Einstellzeit für Daten gemäß der vorliegenden Erfindung wird wie folgt berechnet:

125 (ns) - Verzögerungszeit für die Eingabeschaltung bzw. die D-Flipflopschaltung 23R relativ zu dem Anstieg des Taktimpulssignals Φ/2

=125 (ns) - 28 (ns)

= 97 (ns).

Nachdem eine Zeit von 97 ns größer als die Einstellzeit von 50 ns für die CPU 1 ist, können Daten, die in dem PCG-RAM 13 gespeichert sind, ausgelesen werden, wie dies in Fig. 9A u. Fig. 9B gezeigt ist.

Da für den Video-Speicher 10 ein direkter Speicherzugriff in einer Zeitverschachtelungs-Arbeitsweise durchgeführt wird, kann der Bildschirm der Kathodenstrahlröhre CRT 9 nicht flimmern oder flackern. Der Video-Speicher 10 ist mit der Eingabe-/Ausgabeadresse der CPU I verbunden, so daß keine Verringerung der Verarbeitungsgeschwindigkeit der CPU 1 eintritt, wenn ein direkter Speicherzugriff für die Anzeige für den Video-Speicher 10 ausgeführt wird. Wie in Fig. 4 gezeigt, bleibt die Eingabe-/Ausgabeadresse der CPU 1 über drei Taktperioden oder mehr, d. h. über 750 ns oder mehr, gleich. Dementsprechend greifen die CPU 1 und die Kathodenstrahlröhren-Steuereinrichtung 34 auf den Speicher während einer 375 ns-Periode zu, und der Video-Speicher 10 muß kein Hochgeschwindigkeits-RAM sein.

Wie in Fig. 1 gezeigt, sind der ROM 2 und der RAM 3 so dargestellt, daß sie entsprechende Speichersteuerbereiche der CPU 1 sind, während der Video-Speicher 10 so dargestellt ist, daß er ein Eingabe-/Ausgabebereich davon ist. Auf diese Weise kann der Video-Speicher 10 durch das BC-Registerpaar der CPU 1 abhängig von den Eingabe-ZAusgabeinstruktionen adressiert werden.

Dementsprechend wird als Ergebnis einer derartigen Zuordnung in bezug auf den ROM 2, den RAM 3 und den Video-Speicher (RAM) 10 der programmierbare Bereich oder Arbeitsbereich, der in dem RAM 3 benutzt werden kann, nicht durch einen Video-RAM-Bereich reduziert, so daß ein größerer Programmbereich für den Benutzer vorhanden ist. Desweiteren kann, da der Bereich des Video-Speicher 10 32K Bytes groß gemacht werden kann, eine graphische Funktion, die eine hohe Auflösung hat, beispielsweise 640 χ 400 Punkte, erzielt werden. Es ist ersichtlich, daß die Instruktionen oder Befehle,.die durch die CPU 1 für den ROM 2 und den RAM 3 ausgegeben werden, ähnlich denen sein können, die in einer herkömmlichen Mikrocomputereinrichtung benutzt werden, während die Eingabe-/Ausgabe-Instruktionen oder -Befehle leicht für den Video-RAM 10 verwendet werden können.

Die Operationsinstruktionen für eine "Z80A"-CPU für das Übertragen von Daten zwischen einem externen Eingabe-/Ausgabe-Baustein 7 und der CPU 1 (und folglich für den RAM 3) werden im folgenden erörtert. Zunächst ist zu bemerken, daß die "Z80A"-CPU zumindest A-, B-, C-, D-, E-, H- und L-AIlzweckregister enthält und die Übertragung der 8-Bit-Daten , zwischen dem externen Eingabe/Ausgabe-Baustein 7 und einem oder mehreren dieser Register über den 8-Bit-Datenbus 4 erfolgt. Eine korrespondierende Adreßinformation wird über die 16-Bit-Adreßbusleitung, die aus dem oberen 8-Bit-Adreßbus 5H und dem unteren 8-Bit-Adreßbus 5L besteht, übertragen. Im einzelnen können die folgenden Instruktionen benutzt werden:

to

I-l IN A, n

Diese Instruktion übertragt 8-Bit-Daten an einer Eingabeein· heit, die durch die Zahl n_ (n_ = 0 - 255) bezeichnet ist, zu dem Α-Register der CPU.

1-2 OUT η, Α

Diese Instruktion überträgt 8-Bit-Daten von dem A-Register der CPU zu einer Ausgabeeinheit, die durch die Einheitsnummer n_ bezeichnet ist. Es ist ersichtlich, daß mit diesen Instruktionen die 8-Bit-Daten von dem Α-Register sowohl an den Datenanschlüssen D_Q bis D₇ als auch an den Adreßanschlüssen Ag bis A₁₅ erscheinen. In einem solchen Falle werden die unteren 8-Bit-Adreßanschlüsse Aq bis Ay mit Adreßinformation versorgt, wodurch die Einheitsnummer r^ bezeichnet wird.

II-l IN r, (C)

Diese Instruktion überträgt Daten an einer Einheit (durch die Einheitsnummer in identifiziert), die durch das BC-Registerpaar bezeichnet ist, zu ei nem r_-Regi ster, wobei das ^-Register eines der A-, B-, C-, D-, E-, H- und L-Register ist.

I1-2 OUT (C), r

Diese Instruktion überträgt Daten von dem _r-Register zu der Einheit (identifiziert durch die Einheitsnummer rO, wodurch das BC-Registerpaar bezeichnet wird. Die Daten für das r_-Register treten an Datenanschlüssen D_Q bis D₇ auf. Das C-Register enthält Information von den Adreßanschlüssen A_Q bis A₇ korrespondierend mit der Einheitsnummer n_, und das B-Register enthält Information von den Adreßanschlüssen A₈ bis A,g korrespondierend mit der Eingabe/Ausgabe-Einrichtung, die mit der bezeichneten Einheit verbunden ist. Nachdem 8 bit Information in dem C-Register vorgesehen sind, kann ein

Maximum von 256 (0-255) Eingabe/Ausgabe-Einrichtungen mit jeder Einheit verbunden werden.

Aus der anschließenden Erörterung ist ersichtlich, daß die folgenden Block-Übertragungsinstruktionen ebenfalls in der CPU I benutzt werden:

III-l INIR, INDR

Mit diesen Instruktionen kann eine Vielzahl von Datenbytes, d. h. ein Block von Daten von einer Einheit £ zu dem Hauptspeicher übertragen werden. In einem derartigen Fall wird das BC-Registerpaar benutzt, um die Einheitsnummer (C-Register) und die Anzahl der Bytes, die zu übertragen sind (B-Register) zu bestimmen. Der Datenblock wird zu einem Speicherplatz übertragen, dessen Adresse durch das HL-Registerpaar bestimmt wird. Beispielsweise wird der letzte Adressenplatz, zu dem die Daten zu übertragen sind, in dem HL-Registerpaar gespeichert. Das B-Register wird dann als ein Zähler benutzt, der auf Null heruntergezählt wird. Im einzelnen wird der Wert des B-Registers fortlaufend um 1 verringert, und während jeder Verringerung um 1 wird ein Byte des Blocks übertragen. Wenn der Wert, der in dem B-Register gespeichert ist, gleich Null ist, sind alle Bytes des Daten-

²^ blocks von der betreffenden Eingabe/Ausgabe-Einheit, die durch das C-Register bezeichnet ist, übertragen worden.

III-2 OTIR, OTDR

Mit diesen Instruktionen kann ein Datenblock von dem Hauptspeicher zu einer Eingabe/Ausgabe-Einheit, die durch das C-Register bezeichnet ist, übertragen werden. Das HL-Registerpaar und das B-Register werden in ähnlicher Weise, wie

zuvor beschrieben, benutzt.
35

Es ist ebenfalls ersichtlich, daß die oberen 8-Bit-Adreßanschlüsse Ag bis A-,₅ unterschiedlich von den Eingabe/Ausgabe-Adreßanschlüssen Aq bis A₇ des Eingabe/Ausgabe-Bausteins

20 25 30

-28-

7 sind, so daß die CPU 1 zwischen dem Video-Speicher 10 und dem Eingabe/Ausgabe-Baustein 7 unterscheiden kann.

Nachdem ein spezielles bevorzugtes Ausführungsbeispiel für die vorliegende Erfindung anhand der Figuren beschrieben worden ist, ist ersichtlich, daß die vorliegende Erfindung nicht genau auf dieses Ausführungsbeispiel beschränkt ist und daß zahlreiche Änderungen und Modifikationen darin durch den Fachmann vorgenommen werden können, ohne daß dazu der Schutzumfang oder der allgemeine Erfindungsgedanke, wie sie durch die Ansprüche bestimmt sind, verlassen werden müßte.

15

35

L e e r s e i t e

Claims

Dipl.-Ing. H. MITSCHERLICH *··" * ** * D-8000 MÖNCHEN 22

Dipi.-Ing. K. GUNSCHMANN Steinsdorfstraße 10

Dr. rer. „at. W. KÖRBER ® ⁽⁰⁸⁹⁾ *²⁹⁶⁶⁸⁴

Dipl.-Ing. J.SCHMIDT-EVERS PATENTANWÄLTE

7. Juli 1982 SONY CORPORATION
7-35, Kitashinagawa 6-chome,
Shintigawa-ku,
Tokyo/Japan

Ansprüche:

[Ii. Speicherzugriffs-Steuereinrichtung in Kombination mit einer zentralen Verarbeitungseinheit, die an einen nichsynchronisierten Datenbus angeschlossen ist, dadurch gekennzeichnet, daß ein adressierbarer Speicher vorgesehen ist, daß Steuermittel zum Zugreifen auf den Speicher vorgesehen sind und daß Multiplexer (41, 42, 43; 431, 432, 433) vorgesehen sind, über die die zentrale Steuereinheit CPU (1) und die Steuermittel selektiv auf den adressierbaren Speicher simultan oder in einer Zeitverschachtelungs-Arbeitsweise zugreifen können.

2. Speicherzugriffs-Steuereinrichtung nach Anspruch 1, dadurch gekennzei chnet , daß eine Systemtakter-Zeugungseinrichtung zum Erzeugen von Taktimpulsen bei einer vorbestimmten Frequenz vorgesehen ist, wobei die Taktimpulse dazu verwendet werden, die zentrale Verarbeitungseinheit CPU (1), die Steuermittel und die Multiplexer (41, 42, 43; 431, 432, 433) in Synchronismus zu betreiben.

3. Speicherzugriffs-Steuereinrichtung nach Anspruch 2, dadurch gekennzei chnet , daß die Systemtakterzeugungseinrichtung einen Systemtaktgenerator (21) zum Erzeugen der Taktimpulse enthält und daß die Taktimpulse der zentralen Verarbeitungseinheit CPU (1) und den Multiplexern (41, 42, 43; 431, 432, 433) zugeführt werden.

4. Speicherzugriffs-Steuereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Systemtakterzeugungseinrichtung eine Multiplextakterzeugungsschaltung zum Liefern von MuI tiplextaktimpulsen mit einer zweiten vorbestimmten Frequenz in Synchronismus mit den zuerst genannten Taktimpulsen an die Multiplexer (41, 42, 43; 431, 432, 433) und die Steuermittel enthält.

5. Speicherzugriffs-Steuereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der adressierbare Speicher ein Speicher mit wahlfreiem Zugriff RAM (3) zum Speichern von Daten ist.

6. Speicherzugriffs-Steuereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß eine Kathoden strahlröhre CRT (9) vorgesehen ist, daß die Steuermittel eine Kathodenstrahlröhren-Steuereinrichtung (34) enthalten, die mit der Kathodenstrahlröhre CRT (9) verbunden ist, und daß der Speicher mit wahlfreiem Zugriff ein Video-Speicher

(10) mit wahlfreiem Zugriff zum Speichern von Daten zu deren Anzeige auf dem Bildschirm der Kathodenstrahlröhre CRT (9) ist.

7. Speicherzugriffs-Steuereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß der Speicher mit wahlfreiem Zugriff aus einer Vielzahl von Speichern mit wahlfreiem Zugriff, nämlich einem G-RAM (11), einem C-RAM (12) und einem PCG-RAM (13), besteht, die miteinander über

den nichtsynchronisierten Datenbus verbunden sind. 30

8. Speicherzugriffs-Steuereinrichtung nach Anspruch 7, dadurch gekennzei chnet , daß die Multiplexer (41, 42, 43; 431, 432, 433) eine Vielzahl von Zeitmultiplex-Schalteinrichtungen darstellen, wobei jeder Multi-" plexer (41, 42, 43; 431, 432, 433) jeweils mit einem der Speicher mit wahlfreiem Zugriff (11, 12, 13) verbunden ist, und daß eine Bus-Zeitverschachtelungs-Multiplexsteuereinrichtung (22) vorgesehen ist, die mit den die Zeitverschach

telling bewirkenden Multiplexers (41, 42, 43) zu deren Betrieb in der Zeitverschachtelungs-Arbeitsweise in Synchronismus mit den Multiplextaktimpulsen verbunden ist.

9. Speicherzugriffs-Steuereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß der eine der Speicher mit wahlfreiem Zugriff, nämlich der G-RAM (11), graphische Daten gespeichert hält, daß der zweite der Speicher mit wahlfreiem Zugriff, nämlich der C-RAM (12), Zeichendaten gespeichert hält und daß der dritte der Speicher mit wahlfreiem Zugriff, nämlich der PCG-RAM (13), programmierbare Zeichengenerator-Daten gespeichert hält.

10. Speicherzugriffs-Steuereinrichtung nach Anspruch 1, dadurch gekenn ζ ei chnet , daß die zentrale Verarbeitungseinheit CPU (I) einen Eingabe/Ausgabe-Baustein (7) enthält und daß die zentrale Verarbeitungseinheit CPU (1) auf den adressierbaren Speicher über den Eingabe/Ausgabe-Baustein (7) zugreift.
20

11. Speicherzugriffs-Steuereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zentrale Verarbeitungseiheit CPU (1) eine "Zilog Z80A" - Zentralverarbeitungseinheit ist, die eine Systemtaktimpulsfrequenz von 4 MHz hat.

12. Speicherzugriffs-Steuereinrichtung nach Anspruch Π, dadurch gekennzei chnet , daß die zentrale Verarbeitungseinheit CPU (1) und der adressierbare Speicher obere und untere 8-Bit-Adressen haben und daß die obere 8-Bit-Adresse der zentralen Verarbeitungseinheit CPU (I) mit der unteren 8-Bit-Adresse des adressierbaren Speichers und die untere 8-Bit-Adresse der zentralen Verarbeitungseinheit CPU (1) mit der oberen 8-Bit-Adresse des adressier- baren Speichers gekoppelt sind.