AT389773B - Speicherzugriff-steuereinrichtung - Google Patents

Description

Nr. 389773

Die Erfindung betrifft einen Microcomputer und im besonderen eine Einrichtung zum Steuern des Zuganges zum Speicher, welche einer zentralen Verarbeitungseinheit und der Steuerung für eine Kathodenstrahlröhre den zeitweisen (zeilgeschachtelten) Zugang zu einem Speicher (im time-sharing) ermöglicht.

Bei Microcomputersystemen wird der Ausgang häufig mittels einer Kathodenstrahlröhre (cathode ray tube, CRT) sichtbar gemacht Die anzuzeigenden Daten können in einem Videospeicher mit direktem Zugriff (Video-RAM) gespeichert werden, zu welchem eine Steuerschaltung für die Kathodenstrahlröhre (CRT-controller) unmittelbaren Zugang hat (direct memory access Operation, DMA-operadon).

Die zentrale Verarbeitungseinheit (CPU) liefert-die Daten an den Video-RAM zur Anzeige. Die Kathodenstrahlröhre kann flackern, wenn die Zentraleinheit CPU zur selben Zeit das Video-RAM abfragt, zu welcher auch die CRT-Steuerung in einer DMA-operation Zugang zum Video-RAM anstrebt

Das erwähnte Flackern auf dem Schirm der Kathodenstrahlröhre ist aber unerwünscht und lenkt von der Bedienung des Microcomputersystems ab.

Verschiedene Verfahren sind schon vorgeschlagen worden, um das Flackern am Bildschirm zu vermeiden. Bei einem dieser Verfahren hatte die CPU zum Video-RAM Zugang während des Rücklaufes des Kathodenstrahls, wenn die Bildröhrensteuerung keinen Zugang zum Video-RAM hatte. Bei einem anderen bekannten Verfahren war der Bildröhrensteuerung und der zentralen Verarbeitungseinheit Zugang zum Video-RAM in zeitgeschachtelter Weise (time sharing manner) ermöglicht. Ein drittes Verfahren schlug vor, die Anzeige an der Bildröhre länger stehen zu lassen (cycle-steal).

Diese vorgeschlagenen Verfahren waren aber nicht restlos zufriedenstellend zum Vermeiden des Bildfiackems der Anzeigenröhre. So mußte beim ersten Verfahren die Arbeit der CPU unterbrochen werden, um ihr den Zugang zum Video-RAM während des Rücklaufs des Kathodenstrahls zu ermöglichen. Wenn die CPU und die CRT-Steuerung zeitgeschachtelten Zugang zum Video-RAM haben sollten, dann war unbedingt ein Schnellspeicher (high-speed-RAM) erforderlich. Wenn der Systemtakt beispielsweise 4 MHz beträgt, dann muß der Video-RAM eine Zugriffszeit von etwa 50 nsec haben. Die Cycle-stealing-Methode kann leicht mit einer CPU durchgeführt werden, die eine synchronisierte Sammelleitung hat, etwa von der 6800-Type, in welcher der Maschinentakt von einem einzigen Taktgenerator gesteuert wird. Es ist aber recht schwierig, einen solchen cycle-steal-Vorgang durchzuführen, wenn die CPU eine nichtsynchronisierte Sammelleitung hat, etwa die Modelle 8080 oder Z 80A derZiloglnc.

Es ist daher Ziel der vorliegenden Erfindung, eine neue Speicherzugriff-Steuereinrichtung zur Anwendung in Microcomputersystemen zu schaffen.

Weiters ist es Ziel der Erfindung, eine Speicherzugriff-Steuereinrichtung zu schaffen, bei welcher eine Kathodenstrahlröhrenschaltung und eine zentrale Verarbeitungseinheit wahlweise in zeitverschachtelter Art (time-sharing-manner) Zugang zu einem Direktzugriffsspeicher haben.

Ziel der Erfindung ist es aber auch, eine Speicherzugriff-Steuereinrichtung vorzusehen, welche einer zentralen Verarbeitungseinheit, die an eine nichtsynchronisierte Sammelleitung angeschlossen ist, und einer Bildröhren-Steuerschaltung den wahlweisen Zugang zu einem Diiektzugriffspeicher zu ermöglichen.

Gemäß einem wesentlichen Merkmal der Erfindung ist die Speicherzugriff-Steuereinrichtung dadurch gekennzeichnet, daß die adressierbaren Speichereinrichtungen über die Adressen-Sammelleitungen miteinander verbunden sind, wobei die oberen 8-bit-Adressen der adressierbaren Speichereinrichtungen mit den unteren 8-bit-Adressen der 16-bit-Adressen-Sammelleitungen verbunden sind, und die unteren 8-bit-Adiessen der adressierbaren Speichereinrichtungen mit den oberen 8-bit-Adressen der 16-bit-Adressen-Sammelleitungen verbunden sind und wobei die adressierbaren Speichereinrichtungen den Eingabe-/Ausgabe-Schnittstellenadressen der zentralen Verarbeitungseinrichtung durch Empfangen des Eingabe-/Ausgabeabfragesignals der Speicherzugriff-Steuereinrichtung zugeordnet sind.

Die oben angeführten sowie weitere Merkmale, Eigenheiten und Vorteile der vorliegenden Erfindung werden in der folgenden Beschreibung genauer erläutert, welche sich in Verbindung mit den Zeichnungen auf eine grundsätzliche Ausführungsform bezieht

Hiebei ist Fig. 1 das Blockschaltbild eines Microcomputers zur Verwendung mit der vorliegenden Erfindung; Fig. 2 ist das Blockschaltbild einer Speicher-Zugangs-Steuereinrichtung gemäß einer Ausführungsart der vorliegenden Erfindung; Fig. 3 ist ein mehr ins einzelne gehendes Blockschaltbild eines Teiles der Speicher-Zugangs-Steuerung gemäß Fig. 2; Fig. 4A und 4B sind Zeitpläne, welche den Zeitablauf einer zentralen Verarbeitungseinheit zeigen, die Zugang zu einer Eingabe-/Ausgabeeinrichtung gemäß der vorliegenden Erfindung hat; Fig. 5A ist ein vereinfachtes Schaubild zur Erläuterung der Speicher-Zugangs-Zuordnung eines Direktzugriffspeichers und eines Festspeichers; die Fig. 5B und 5C sind vereinfachte Schaubilder zum Erklären der Speicher-Zugangs-Zuordnung eines Video-Direktzugriffspeichers in Verwendung entsprechend der vorliegenden Erfindung; Fig. 6 ist ein vereinfachtes Schaubild zum Veranschaulichen der Wiedergabe eines Bildes auf dem Schirm einer Kathodenstrahlröhre auf Grund von Daten, die im Video-Direktzugriffspeicher gemäß den Fig. 5B und 5C gespeichert sind; Fig. 7 ist ein vereinfachtes Schaubild zur Erläuterung, in welcher Art Daten mit vier bit einem Platz im Video-Direktzugriffspeicher gemäß den Fig. 5B und 5C zugeordnet werden; die Fig. 8A bis 8L sind Zeitpläne zum Erklären des Zeitverschachtelungs-Vorganges der zentralen Verarbeitungseinheit und der Bildröhrenspeicherung beim Zugang zum Video-Direktzugriffspeicher gemäß den Fig. 5B und 5C; die Fig. 9A und 9B sind Zeitpläne zum Veranschaulichen, in welcher Weise die zentrale Verarbeitungseinheit mit dem Video- -2-

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Direktzugriffspeicher gemäß den Fig. 5B und 5C in Verbindung kommt, um die darin gespeicherten Daten abzufragen, und die Fig. 10A und 10B sind Zeitpläne zum Erklären, auf welche Art die zentrale Verarbeitungseinheit Zugang zum Video-Direktzugriffspeicher gemäß den Fig. 5B und 5C erhält, um Daten in diesen einzuschreiben.

Wie die Fig. 1, auf welche zu Beginn Bezug genommen wird, zeigt, umfaßt ein Microcomputer eine zentrale Verarbeitungseinheit (CPU) (1), welche an eine nichtsynchronisierte Datensammelleitung angeschlossen ist und beispielsweise eine Z 80A-Einheit, hergestellt von Zilog Inc., sein und eine Taktfrequenz von 4 MHz haben kann. Im folgenden wird jeder Hinweis auf die CPU (1) auf eine solche Z 80A-CPU gerichtet sein, welche hier aber nur zum Zwecke der Erläuterung vorgesehen sein soll. Der Microcomputer ist des weiteren mit einem Festwertspeicher (ROM) (2) versehen, welcher ein Monitorprogramm und ein BASIC-Übersetzerprogramm eingearbeitet hat und welcher - beispielsweise - 64 K 8-bit Adressenplätze von OOOOH bis FFFFH besitzt, wie es in Fig. 5A gezeigt ist. Des weiteren gehört zum Microcomputer ein Direktzugriffspeicher (RAM), in welchen ein Anwenderprogramm eingeschrieben werden kann und welcher auch als Arbeitsbereich für den CPU (1) dient. Es ist hiezu hervorzuheben, daß die oben angegebene Anzahl von 8-bit Adressenplätzen nur rein beispielshalber angeführt ist und daß die Erfindung nicht auf die hier gegebenen Ausführungsformen beschränkt ist. Eine 8-bit Daten-Sammelleitung (4), eine untere 8-bit Adressen-Sammelleitung (5L) und eine obere 8-bit Adressen-Sammelleitung (5H) sind an die zugehörigen Datenanschlüsse (Dq bis Dy) geführt, an Adressenanschlüsse (Aq bis Ay) bzw. an Adressenanschlüsse (Ag bis Ajg) der CPU (1), des ROM (2) und des RAM (3) um Informationen zu Übermitteln. Obere 8-bit Adressen von (Ag bis Ajg) werden dem B-Register der CPU (1) zugeleitet und untere 8-bit Adressen von (Ag bis Ay) werden zum C-Register der CPU (1) geführt. Daten im A-Register der CPU (1) können unmittelbar einer Eingabe/Ausgabe (I/O) Adresse zugeführt werden.

Zum Steuern des Lesens einer Information von ROM (2) und RAM (3) liefert CPU (1) ein Speicherabfragesignal (MREQ) und bzw. oder ein Lesesignal (RD) an die zugehörigen Eingänge einer Systemsteuereinrichtung (6) um ein Speicherauslesesignal (MEMR) abzuleiten, das dem Leseanschluß (R) sowohl des ROM (2) als auch des RAM (3) zugeführt wird. In gleicher Weise wird, um einen Schreibvorgang in Bezug auf den RAM (3) durchzuführen, ein Schreibsignal (WR) von der CPU (1) erzeugt, und das Schreibsignal (WR) und bzw. oder das zuvor erwähnte Speicherabfragesignal (MREQ) werden den entsprechenden Eingängen der Systemsteuereinrichtung (6) zugeleitet, um ein Speichereinschreibsignal (MEMW) abzuleiten, das dem Schreibanschluß (W) des RAM (3) zugeführt wird.

Eine Eingabe/Ausgabe - (I/O) - Schnittstelle (7) (Port) ist mit einer Tastatur (8) verbunden. Die Datenanschlüsse (Dg bis Dy) sind mit der Datensammelleitung (4) verbunden und die Adressen-Anschlüsse (Aq bis Ay) stehen mit der Adressensammelleitung (5L) in Verbindung. Um das Ablesen von Information von der I/O Schnittstelle (7) zu steuern, liefert die CPU (1) ein I/O Abfragesignal (IORQ) und bzw. oder ein Lesesignal (RD) an die Systemsteuereinrichtung (6), um ein I/O Lesesignal (IOR) abzuleiten, welches an den Leseanschluß (R) der I/O Schnittstelle (7) gelegt wird. In gleicher Weise liefert die CPU (1), um einen Einschreibevorgang in bezug auf die I/O Schnittstelle (7) durchzuführen, ein Schreibsignal (WR) und bzw. oder das I/O Abfragesignal (IÖRQ) an die Systemsteuereinrichtung (6), um ein I/O Schreibsignal (IOW) abzuleiten, das dem Schreibanschluß (W) der I/O Schnittstelle (7) zugeführt wird. Die I/O Schnittstelle (7) kann eine Adresse von beispielsweise (30H) bis (FFH) haben.

Ein Video-RAM (10) ist vorgesehen, um den Ausgang der CPU (1) sichtbar zu machen. Eine Video-Anzeigesteuerung (20) kommt mit dem Video-RAM (10) in Verbindung, um die Daten auf einer Kathodenstrahlröhre (CRT) (9) sichtbar zu machen. Der Video-RAM (10) hat hiezu die Adressen von 12 KB zugeordnet, welche von OOOOH bis 2FFFH reichen, wie es in Fig. 5B gezeigt ist. Bei der Ausführungsform gemäß Fig. 1 ist eine Z 80A-CPU verwendet und diese Ausführungsform entsprechend der Fig. 1 kann von den Ausbildungsarten nach den Fig. 2 bis 10 abweichen. Bei Vorhandensein des Z80A-CPU sind die unteren 8-bit Adressenanschlüsse (Ag bis Ay) des Video-RAM (10) an die obere 8-bit Adressensammelleitung (5H) angeschlossen, während die oberen 8-bit Adressenanschlüsse (Ag bis Ajg) des Video-RAM (10) mit der unteren 8-bit Adressensammelleitung (5L) in Verbindung stehen. I/O Lesesignale (IOR) und I/O Schreibsignale (IOW), die von der Systemsteuereinrichtung (6) kommen, werden auch dem Leseanschluß (R) und dem Schreibanschluß (W) des Video-RAM (10) zugeführt, ebenso wie an die I/O Schnittstelle (7). Die Datenanschlüsse (Dg bis Dy) des Video-RAM (10) sind an die Datensammelleitung (4) angeschlossen. Die

Video-Anzeigesteuerung (20) liest die im Video-RAM (10) gespeicherten Daten nacheinander ab und bringt sie an der CRT (9) zur Anzeige. ROM (2) und RAM (3) sind den Speicheradressen der CPU (1) zugeordnet, während der Video-RAM (10) und die I/O Schnittstelle (7) den I/O Schnittstellenadressen der CPU (1) zugeordnet sind. Diese Adressenzuordnungen sind in den Fig. 5A und 5B veranschaulicht. Betreffend ROM (2), RAM (3) und I/O Schnittstelle (7) können alle von der CPU (1) kommenden Befehle vom A-Register durchgeführt werden. Die im Video-RAM (10) gespeicherten Daten sind für die (BC) Register der CPU (1) zugänglich.

Der Video-RAM (10) und die Video-Anzeigesteuervorrichtung (20) werden im folgenden unter Bezugnahme -3-

Nr. 389773 auf Fig. 5B und 5C beschrieben. Gemäß der Fig. 5C ist das Video-RAM (10) aus drei eigenen RAM's aufgebaut, u. zw. aus einem Video-RAM für graphische Darstellungen (Q-RAM), einem Buchstaben-Video-RAM (C-RAM), und einem programmierbaren Buchstaben (Zeichen-) Generator-Video-RAM (PCG-RAM). Die Adressen von OOOOH bis 1FFFH sind dem Q-RAM, die Adressen von 2000H bis 27FFH sind dem C-RAM und die Adressen von 2800H bis 2FFFH sind dem PCQ-RAM zugeordnet

Wie es aus Fig. 6 hervorgeht, vermag der Q-RAM eine graphische Darstellung (Ebene) wiederzugeben, die 100 Zeilen und 160 Kolonnen von Daten umfaßt, und der C-RAM kann eine Buchstaben- (Zeichen-) Darstellung (Ebene) bieten, die 15 Zeilen und 80 Kolonnen umfaßt. Die beiden Ebenen vom Q-RAM und vom C-RAM können einander überlagert werden, um eine Darstellung auf dem Schirm der CRT (9) zu bilden. Bei der gezeigten Ausführungsform sind das Zeichen der ersten Adresse des Q-RAM (OH-Adresse) und das Zeichen der ersten Adresse des C-RAM (2000H Adresse) in der oberen linken Ecke des Bildschirmes (9S) überlagert

Gemäß Fig. 9 stellt ein byte im Q-RAM zwei Punkte (dots) dar, mit vier jedem dieser Punkte zugeordneten bits. Einer dieser vier bits entspricht der Farbe rot (R), einer entspricht der Farbe grün (G), ein weiterer der Farbe blau (B) und einer entspricht der Luminanz (L) des dots. Jeder Punkt kann daher eine von acht Farben haben und jede Farbe kann hell oder dunkel sein.

Im C-RAM entspricht ein byte einem Code für ein Zeichen; im PCQ-RAM entspricht ein byte 256 Mustern.

Unter Zuhilfenahme der Fig. 2 und 3 wird im folgenden die Bedeutung der bei der beschriebenen Ausführungsform verwendeten Signale »klärt: (0) : Ein Taktimpuls, welcherbei der gezeigten Ausführungsform eine Frequenz von 4 MHz hat. Ein Signal (0), welches das invertierte (0) ist, ist der Takt für die CPU (1). (0/2) : Ein Taktimpuls mit der halben Frequenz des Taktimpulses (0), welch» mit letzterem synchronisiert ist; bei der gezeigten Ausführungsform ist (filT) gleich 2 MHz. (20) : Ein Taktimpuls mit der doppelten Frequenz des Taktimpulses (0), und mit diesem synchronisiert. Beim Ausführungsbeispiel ist (20) gleich 8 MHz. (S/L): Ein Signal zum Steuern eines Schieberegisters, in welchem das V»schieben dann vor sich geht, wenn das Register im "H"-Zustand ist, und das Laden im "L"- Zustand. (OIH): Ein Signal zum Steuern des Eingabe- und/oder Ausgabezustandes eines Datenanschlusses eines RAM. (ÜRÄT): Ein Signal zum Dekodieren der Adresse des G-RAM unter Verwendung der Adressensignale (Aq bis A-^g). (CRM): Ein Signal zum’Dekodieren der Adresse des C-RAM unter Verwendung der Adressensignale (Aq bis Ajj). (PCG): Ein Signal zum Dekodieren der Adresse des PCG-RAM unter Verwendung der Adressensignale (A0 bis Als). _ (GRMS): Ein Signal, welches vom Signal (GRM) durch Filtern ("windowing") aus den Signalen (0/2) und (0) erhalten wird und den DatensammeUeitungs-Treiber des G-RAM auswählt, im Zustande "L". _(CRMS): Ein Signal, welches vom Signal (CRM) durch Filtern ("windowing") aus den Signalen (0) und (0/2) abgeleitet ist und den Datensammelleitungs-Treiber des C-RAM auswählt, im Zustande "L". (PCGS): Ein Signal, welches vom Signal (PCG) durch Filtern ("windowing") aus den Signalen (0) und (0/2) erhalten wird und den Datensammelleitungs-Treiber des PCG-RAM auswählt, im Zustande "L", (GRMWR): Ein Schreibimpuls für das G-RAM. (CRMWR): Ein Schreibimpuls für das C-RAM. (PCGWR): Ein Schreibimpuls vom PCG-RAM. (VRMRD): Ein Lesesignal, das einem Paar von Flipflops zugeführt wird, welches den Zustand "L” hat, wenn CPU (1) Daten dem Video-RAM entnimmt. (DIR): Ein Signal zum Steuern der Übertragungsrichtung der Datensammelleitung.

In Fig. 2 sind ein G-RAM (11), ein C-RAM (12) und ein PCG-RAM (13) gezeigt, deren jedes einen Ausgangs-Steueranschluß (enable-terminal) (ÜE) und einen Schreib-Steueranschluß (WE) hat und welche in ein Video-RAM eingeschlossen sind. Wenn die Ausgangs-Steueranschlüsse (SE) im "H"-Zustand sind, dann können Daten von den RAM (11), (12) und (13) ausgelesen werden. Sind die Schreib-Steueranschlüsse (WE) im Zustand "L", dann können Daten in die RAM (11), (12), (13) eingeschrieben werden. __

Ein System-Taktgenerator (21) erzeugt die Taktsignale ¢), (¢71), (20), das Signal (S/L) zum Steuern der Schieberegister, sowie Signale (CLK) und (SCLK), welche letztere später genauer erklärt werden. Das Taktsignal (0) wird in einem Inverter (la) invertiert und der CPU (1) zugeführt.

Taktsignale (0), (072) und (20) von einem System-Taktgenerator (31) werden einer Zeitverschachtelungs-Sammelleitungs-Multiplex-Steuereinrichtung (22) zugeleitet. System-Steuersignale (IORQ), (WR) und (RD) von der CPU (1) werden ebenfalls der Steuereinrichtung (22) zugeführt, als Signale (GRM), (CRM) und (PCG). Die Einrichtung (22) erzeugt als Ausgang Signale (VRMRD), (DIR), (GRMWR), (ÖIH), (CRMWR), (PCGWR), (CRM§), (GRMS) und (PCGS). Die Schaltungen, an welche diese Signale geliefert werden, werden im folgenden genauer beschrieben.

Ein CPU-Interface-Datensammelleitungs-Treiber (23) ist an die Datenanschlüsse (Dq bis D7) der CPU (1) -4-

Nr. 389773 über die Datensammelleitung (4) verbunden. Der Treiber (23) umfaßt ein Paar von D-Flipflop-Schaltungen (23 W) und (23 R). In einer bevorzugten Ausführungsform sind die Flipflopschaltungen (23 W) und (23 R) 8-bit Flipflops. Die Flipflopschaltungen (23 W) und (23 R) arbeiten als Lese-Ausgang und als Schreib-Eingang für G-RAM (11), C-RAM (12) und PCG-RAM (13). Der Schreibeingang (23 W) verriegelt Daten, die von der Datensammelleitung (4) der CPU (1) kommen, mit der abfallenden Flanke des Signals (DIR) und liefert sie weiter an den Video-RAM (10), wenn das Signal (DIR) den Wert "L" hat, wie es in Fig. 10A gezeigt ist. Der Leseeingang (23 R) verriegelt Daten, die vom Video-RAM 10 kommen, mit der abfallenden Flanke des Taktsignals (0/2) und liefert die Daten an die Datensammelleitung (4), wenn das Signal (VR1S4RD) den Wert "L" hat.

Die Datensammelleitungs-Treiber (31, 32 und 33) sind an G-RAM (11), C-RAM (12) und PCG-RAM (13) über die Datensammelleitungen (P3, P4 bzw. Pg) angeschlossen. Die Treiber (31, 32 und 33) sind auch an den CPU-Interface-Datensammelleitungs-Treiber (23) angeschlossen, um Daten zu den RAM (11), (12) und (13) zu bringen bzw. von diesen abzunehmen. Der Treiber (31) hat einen Anschluß (G), der mit dem Anschluß (GRMS) der Multiplex-Steuereinrichtung (22) verbunden ist. Der Treiber (32) hat einen Anschluß (G), der mit dem Anschluß (CRMS) der Multiplex-Steuereinrichtung (22) verbunden ist. In gleicher Weise hat der Datensammelleitungstreiber (33) einen Anschluß (G), der mit dem Anschluß (PCGS) der Multiplex-Steuereinrichtung (22) in Verbindung steht. Die Datensammelleitungstreiber (31, 32, 33) arbeiten als Tore für den Lese- und/oder Schreibvorgang, wenn CPU (1) zu den RAM (11), (12) und (13) über die Datensammelleitungen (Pj bis Pg) Zugang hat. Die Steuereinrichtung (22) liefert ein Signal (DIR) an die Anschlüsse (DIR) der Treiber (31, 32 und 33), um die Richtung des darübergehenden Datenflusses anzugeben.

Eine CRT-(Kathodenstrahlröhren-) Steuerschaltung (34) wird vom System-Taktgenerator (21) mit Taktsignalen (0/2) versorgt. Die Steuerschaltung (34) hat Zugang zu den RAM (11), (12) und (13) durch einen direkten Speicherzugriffsvorgang (DMA-Operation), so daß die darin gespeicherten Daten an der Kathodenstrahlröhre (CRT) (9) dargestellt werden können. Die Steuerschaltung (34) erzeugt Adressensignale zum Zutritt zu den RAM (11), (12) und (13) für diesen Anzeigevorgang.

Multiplexer (41, 42 und 43) sind mit den Anschlüssen (AB) der RAM (11), (12) und (13) über die Datensammelleitungen (Pj, P2 und P3) verbunden. Diese Multiplexer (41, 42 und 43) haben Eingänge (C), die an die Adressen-Anschlüsse (Aq bis A^g) der CPU (1) über die Datensammelleitungen (5L) und (5H) angeschlossen sind. Des weiteren stehen die Anschlüsse (D) der Multiplexer (41, 42 und 43) in Verbindung mit der Bildröhrensteuerschaltung (34). Diese Multiplexer (41, 42, 43) liefern abwechselnd Adressen von der Bildröhrensteuerschaltung (34) und von der CPU (1), so daß die Steuerschaltung (34) und die CPU (1) Zugang zu den RAM (11), (12) und (13) des Video-RAM (10) in zeitverschachtelter Art erhalten. Die Multiplexer (41, 42 und 43) werden mit dem Taktsignal (0/2) vom Systemtaktgenerator (21) als Zeitsteuersignal beliefert. In einer bevorzugten Ausführungsart ermöglichen es die Multiplexer (41, 42 und 43), daß die Bildröhrensteuerschaltung (34) Zugang zu den RAM (11), (12) und (13) erhält, wenn das Taktsignal (0/2) auf Wert "L" ist, und daß die CPU (1) Zugang zu den RAM (11), (12) und (13) erhält, wenn das Taktsignal (0/2) den Wert "H" hat

Wie die Fig. 6 zeigt, ist zwischen den einander zugeordneten Adressenplätzen im G-RAM (11) und im C-RAM (12) ein Abstand von 2000H vorhanden. Wenn das Signal (VDA) von der CRT-Steuerschaltung (34) an die Multiplexer (41, 42) angelegt wird, so wird der Wert des Signals um 2000H verschoben, um an den Abstand im C-RAM (12) angepaßt zu werden. Dementsprechend ist Zugang zu dem G-RAM (11) und zum C-RAM (12) gegeben zur gleichen Zeit, zu welcher die CRT-Steuerschaltung (34) eine Einzelzugang-Adresse (VDA) liefert. In der folgenden Beschreibung sowie in Fig. 8 liefert die CRT-Steuerschaltung (34) eine Adresse (M) für das Signal (VDA).

Die Flipflop-Schaltungen (51 und 52) sind über die Datensammelleitungen (P3 bzw. P4) an das G-RAM (11) sowie an das C-RAM (12) angeschlossen. Bei einer bevorzugten Ausführungsform sind die Flipflops (51 und 52) 8-bit Flipflops. Die Flipflopschaltung (52) verriegelt Daten vom C-RAM (12) und verwendet diese verriegelten Daten als Adresse für das PCG-RAM (13), um von dort ein den Daten entsprechendes Muster zu erhalten. Weil das Flipflop (52) eine Verzögerung in die vom C-RAM (12) gelieferten Daten bringt, sieht auch die Flipflopschaltung (51) eine Verzögerung für die vom G-RAM (11) kommenden Daten vor, so daß diese Daten für die Anzeige zur selben Zeit ankommen als die Daten vom C-RAM (12).

Das Flipflop (51) ist an ein Schieberegister (61) mit Paralleleingang und Parallelausgang angeschlossen; dieses Schieberegister verteilt ein byte von graphischen Daten (siehe Fig. 6) in zwei Vierbit-dots. Ein Schieberegister (62) mit Paralleleingang und seriellem Ausgang ist an das PCG-RAM (13) und den Datensammelleitungs-Treiber (33) über die Sammelleitung (Pg) angeschlossen und wandelt das Bildsignal eines Ein-byte-Zeichens in ein font-Signal um. Bei ein»- bevorzugten Ausführungsform sind die Schieberegister (61 und 62) 8-bit Register. Die Ausgänge der Schieberegister (61, 62) werden einem Multiplexer (63) zugeführt, um das graphische Signal vom Schieberegister (61) mit dem Zeichensignal vom Schieberegister (62) -5-

Nr. 389773 zusammenzusetzen. Der Multiplexer (63) gibt ein Dreifarbensignal ab, in welchem die graphischen Ebenen gemäß Fig. 6 kombiniert sind und von der CRT (9) dargestellt werden

Die Schieberegister (61 und 62) werden mit Schieberegistersignalen (S/L) vom Systemtaktgeber (21) beaufschlagt. Das Signal (CLK) vom Systemtaktgeber (21) wird den Flipflops (51, 52) und dem Schieberegister (62) zugeführt. Das vom Systemtaktgeber (21) kommende Signal (SCLK) gelangt zum Schieberegister (61).

Gemäß der Fig. 3 umfaßt der in Fig. 2 nur allgemein dargestellte Multiplexer (43) drei einzelne Multiplexer (431, 432, 433). Die Adressen (Ag bis A^) von der Adressensammelleitung (5H) werden zu den Eingangsanschlüssen (1A bis 4A) des Multiplexers (431) geführt. Die Adressen-bits (A^2 bis Ajg) kommen an die Eingänge (1A bis 4A) des Multiplexers (432). Die Adressenbits (Aq bis A2) gelangen zu den Eingängen (1A bis 3A) des Multiplexers (433). Vom C-RAM (12) kommende Datenbits (Dq bis Dy) und die DMA-Adresse (VDA) gehen über das Flipflop (52) in zeitgeschachtelter Art an die Eingänge der Multiplexer (431, 432, 433). Datenbits (Dq) werden dem Eingang (4B) des Multiplexers (431) zugeleitet;

Datenbits (D j bis D4) gelangen an die Anschlüsse (1B) bis (4B) des Multiplexers (432). Datenbits (Dg bis Dy) werden an die Anschlüsse (1B) bis (3B) des Multiplexers (433) gelegt. Die DMA-Adresse (VDA) umfaßt Rasteradressen (RAq bis RA2) und gelangt zu den Eingängen (1B) bis (3B) des

Multiplexers (431). Das Taktsignal (0/2) kommt an die Eingänge (S) der Multiplexer (431, 432, 433).

Die Adressenbits (Aq bis A3) werden von den Ausgängen (1Y bis 4Y) des Multiplexers (431) an die

Eingänge (Aq bis A3) des PCG-RAM (13) geliefert. Die Adressen-bits (A4 bis Ay) werden von den Ausgängen (1Y bis 4Y) des Multiplexers (432) an die Eingänge (A4 bis Ay) des PCG-RAM (13) gelegt. Die Adressenbits (Ag bis Ajq) gehen von den Ausgängen (1Y bis 3Y) des Multiplexers (433) an die Eingänge (Ag bis Ajq) des PCG-RAM (13) über.

Die Steuerschaltung (22) für den Zeitverschachtelungssammelleitungs-Multiplexer, an der rechten Seite von Fig. 3 angedeutet, hat Eingänge für die Signalef?), (572), (20), (IORQ), (rT>), (WR), (GRM), (CRM) sowie (PCG). Die Eingangssignale (RD) und (IORQ) werden einem Nicht-Oder-Gatter (NOR-Gatter) (100) zugeführt, dessen Ausgang zum Nicht-Und-Gatter (NAND-Gatter) (214) gelangt. Der Ausgang eines NAND-Gatters (102), dessen Eingang die Signale (PCG), (CRM) und (GRM) sind, kommt an das NAND-Gatter (214). Der Ausgang des NAND-Gatters (214) ist an den Anschluß (G) des Flipflops (23R) gelegt.

Die Signale (WR) und (IORQ) werden als Eingang einem NOR-Gatter (101) zugeführt, welches ein Ausgangssignal an den Eingang (D) des Flipflops (222) liefert Das Taktsignal (0) wird invertiert und an den Takteingang des Flipflop (222) gelegt. Die Ausgangssignale (DIR) und (DIR) vom Flipflop (222) gelangen zum Flipflop (23W) bzw. zum Treiber (33) und steuern die Richtung des Datenflusses bei den Lese- und

Schreibvorgängen in bezug auf das PCG-RAM (13). _

Einem D-Flipflop (221) wird an seinem Eingang (CL) der Ausgang eines NAND-Gatters (103) zugeführt, an dessen Eingängen die Signale (0/2), (0) und (20) liegen. Das NAND-Gatter (104) hat als Eingänge (0/2), (0) und (20) und gibt seinen Ausgang an den Anschluß (PR) des Flipflop (221). Das Ausgangssignal des Flipflop (221) steuert die Signale, welche an die Treiber (31,32 und 33) gelangen. _Ein NAND-Gatter (105) hat an seinen Eingängen das Signal (0) und ein Ausgangssignal vom Anschluß (Q) des Flipflop (221). Der Ausgang des NAND-Gatters (105) wird als Eingangssignal den NAND-Gattern (106), (107) und (108) zugeführt Ein NOR-Gatter (109) hat die Eingänge (0/2) sowie (PCG) und sein Ausgang liegt am NAND-Gatter (106) und am NAND-Gatter (110). Ein NOR-Gatter (111) hat als Eingänge die Signale (0/2) und (CRM) und liefert ein Ausgangssignal an das NAND-Gatter (107) und an das NAND-Gatter (112). Ein NOR-Gatter (113) hat (0/2) und (GRM) als Eingangssignale; sein Ausgang liegt an den NAND-Gattern (108) und (114). Ein Signal vom Ausgang (Q) des Flipflop (221) wird an die Eingänge der NAND-Gatter (110), (112) und (114) gelegt. Das NAND-Gatter (106) gibt ein Ausgangssignal (PCGS) den G-Anschluß des Datensammelleitungs-Treibers (33) ab. Das NAND-Gatter (107) erbringt das Ausgangssignal (CRMS); das NAND-Gatter (108) liefert das Ausgangssignal (GRMS). Das NAND-Gatter (110) bringt sein Ausgangssignal (PCGWR) an den Eingang (WE) des PCG-RAM (13). Das NAND-Gatter (112) liefert ein Ausgangssignal (CRMWR). Das NAND-Gatter (114) liefert das Ausgangssignal (GRMWR).

Gemäß der Fig. 4A hat die Z80A-CPU der hier beispielshalber beschriebenen Ausführungsform sechs Maschinenzyklen (Mj bis Mg) für die Durchführung eines Lese- oder Schreibbefehls. Die Maschinen verwenden drei bis sechs Taktimpulsperioden (Ti bis Tg) der CPU (1). Die Fig. 4A veranschaulicht den Maschinenzyklus (M2), der die Perioden (Tj bis T3) verwendet, wie dies durch die I/O Adresse auf den Adressensammelleitungen (Aq bis Ajg) angegeben ist. Die CPU (1) überprüft ein Signal (WAIT) während (T2), und wenn dieses "LOW" ist, bleibt die Maschine in (T2). (Tw) zeigt an (T2) wiederholt durch Signal (WAIT). Wie in Fig. 4B gezeigt ist, hat das Signal (0/2) die halbe Frequenz des Signals (0) und ist zu diesem -6-

Nr. 389773 synchron.

Fig. 8 ist ein Zeitplan zur Erläuterung der Arbeitsweise einer Ausführungsform der vorliegenden Erfindung. Fig. 8A stellt den Taktpuls (0/2) dar, welcher Null ("LOW") ist während der Periode (Tc) und Eins ("high”) während der Periode (Tj). Während der Periode (T£) hat die CPU (1) Zutritt zum Video-RAM (10), während der Periode (Tj) hat die CRT-Steuerschaltung (34) Zugang zum Video-RAM (10) in einem Direktzugriff (DMA-operation).

Fig. 8B zeigt, daß die DMA-Adresse (Mj.j) während der Perioden (Tc) und (Tj) erzeugt wird. In den darauffolgenden Perioden (Tc und Tj) wird die nächste Adresse (Mj) des Signals (VDA) erzeugt.

Weiden die Fig. 8B, 8C und 8D mitsammen betrachtet, so ergibt sich, daß die CPU (1) während der Periode (Tc) die Sammelleitungen (Pj, P2, P3 und P4) beansprucht, wie dies in den genannten Fig. durch die punktierten Flächen angedeutet ist. Während der Periode (Tj), wenn die CRT-Steuerschaltung (34) Zugang zum Video-RAM (10) hat, übertragen die Sammenleitungen (Pj bis P4) die Adresse (Mj_j), wie aus Fig. 8B ersichtlich ist. In der nächsten, darauffolgenden Periode (T£) belegt die CPU (1) die Sammelleitungen (Pj bis P4), während die CRT-Steuerschaltung (34) in der Periode (Td) die Sammelleitungen (Pj bis P4) mit der Adresse (Mj) beansprucht. Während der mit (Tc) bezeichneten Periode ist das Signal (0/2) "L" und die Adressensammelleitungen (5A und 5L) sind über den Multiplexer (41) an den Adressenanschluß (AB) des G-RAM (11) gelegt, ebenso über den Multiplexer (42) an den Adressenanschluß (AB) des C-RAM (12), wie in Fig. 8C und in Fig. 2 zu erkennen ist. Entsprechend der Fig. 8D ist die Datensammelleitung (4) an die Auslese- und Einschreibschnittstellen (23W) und (23R) angeschlossen, über den Treiber (31) an den Datenanschluß (DB) des G-RAM (11) und über den Treiber (32) an den Datenanschluß (DB) des G-RAM (12). Dementsprechend werden während der Periode (T^) Daten mit Adresse (Mj_j) vom G-RAM (11) und vom C-RAM (12) durch einen DMA-Vorgang ausgelesen.

Wie der Fig. 8E zu entnehmen ist, wird das Taktsignal (CIK) am Ende jeder Periode (Tj) "H", zu welchem Zeitpunkt die Daten zu den Flipflopschaltungen (51 und 52) des G-RAM (11) bzw. des C-RAM (12) verriegelt werden.

Gemäß den Fig. 8F, 8G und 8H enthalten die Flipflop-Schaltungen (51 und 52) sowie die Datensammelleitungen (P5 und Pg) die Datenadresse (Mj.2) während der Perioden (Tc) und (Tj), welche um einen Taktimpuls hinter der Datenadresse (M-.j) auf den Sammelleitungen (Pj bis P4) ist.

Die Daten von der Flipflopschaltung (51) werden dem Schieberegister (61) zugeführt und, wie in der Fig. 81 zu sehen ist, wird ein Schiebe/Ladesignal (S/L) an das Schieberegister (61) geliefert. Wenn das Schiebe/Ladesignal (S/L) auf "L" ist, dann werden Daten in das Schieberegister (61) eingebracht (das Schiebe/Ladesignal (S/L) geht auf "L", wenn die Periode (Tj) in die Periode (Tc) übergeht). Wenn das Schieberegister (61) mit einem Schiebeimpuls (SCLK) beaufschlagt wird, wie in den Fig. 8J und 8K zu sehen ist, erzeugt das Register (21) die drei Farbsignale (R, G und B) sowie das Luminanzsignal (L), welche die oberen 4-bits der während der Periode (Tc) verriegelten Daten bilden. (Der Schiebeimpuls (SCLK) entsteht am Beginn jeder der Perioden (Tc) und (T^), wie in Fig. 83 gezeigt ist). Während der Periode (T^) erzeugt das

Schieberegister (61) die drei Farbsignale (R, G und B) sowie ein Luminanzsignal (L), womit die unteren 4-bits der gleichen Daten entstehen, wie zuvor beschrieben. Die Signale (R, G, B und L) werden dem Multiplexer (63) zur Anzeige an der CRT (9) zugeführt. Während der Periode (T^) werden Daten von der Flipflopschaltung (52) und Signale (RAq bis RA2), welche Teile des DMA-Adressensignals (VDA) bilden, durch den Multiplexer (43) an den Adressenanschluß (AB) des PCG-RAM (13) geliefert, wobei die Daten ausgelesen und dem Schieberegister (62) zugeleitet werden. Das Schiebe/Ladesignal (S/L) und das Taktsignal (CLK) werden dem Schieberegister (62) zugeführt, aus welchem die Daten seriell ausgelesen werden, wie in Fig. 8L gezeigt ist. Die seriell ausgelesenen Daten kommen, wie schon beschrieben, zum Multiplexer (63). Demzufolge erzeugt der Multiplexer (63) auf der CRT (9) drei Farbsignale durch Mischen der graphischen Ebene mit der Zeichen-Ebene gemäß Fig. 6.

Die Fig. 9A und 9B sind Zeitpläne, welche die Arbeitsweise der CPU (1) beim Auslesen von Daten vom PCG-RAM (13) veranschaulichen. In Fig. 9A ist die Periode (Tj) mit der Periode (T^) synchronisiert, wenn das Taktsignal (0/2) "H" ist und die CRT-Steuerschaltung (34) Zugang zum PCG-RAM (13) hat. Am Beginn der Periode (Tw) liest die CPU (1) Daten vom PCG-RAM (13) aus. Während der Periode (T2) gelesene Daten werden dem Datensammelleitungs-Treiber (23R) in der folgenden Periode (Tw) zugeführt, wie es durch den Pfeil in Fig. 9A zwischen den mit (Pg) und (23R) gezeichneten Linien angezeigt ist.

Gemäß Fig. 9B ist der Maschinenzustand von Tj = T^ in Tj = Tc übergegangen. In den Perioden (Tj und T3) ist das Signal (0/2) auf "L", damit anzeigend, daß CPU (1) die Sammelleitung (P6) für den Zugang zum -7-

Nr. 389773 PCG-RAM (13) beansprucht.

Die Fig. 10A und 10B veranschaulichen den Zeitablauf, wenn die CPU (1) Daten in das PCG-RAM (13) einschreibt In Fig. 10A ist die Periode (Tj) mit der Periode (T^) im Gleichlauf, während in Fig. 10B die

Periode (Tj) mit der Periode (Tc) synchronisiert ist, 5 Zu Beginn der Periode (Tw) in Fig. 10A verringert sich das Signal (DIR), um die Daten von der CPU (1) zum Schreibeingang des Flipflop (23W) zu verriegeln. Die Daten werden dem Datenanschluß (DB) des PCGRAM (13) während der Periode (T3) zugeführt, wenn das Signal (PCGS) auf den Wert "L" ist.

In Fig. 10B ist das Taktsignal (0/2) während der Periode (Tw) auf ("L"), damit anzeigend, daß von der CPU (1) Daten in das PCG-RAM (13) eingeschrieben werden. 10 Gemäß der Erfindung können zufällige Daten in das PCG-RAM (13) nicht in unerwünschter Weise eingeschrieben werden. Das Signal (PCGS) ist nicht auf die Periode (Tj) begrenzt, so daß der Treiber (33) nicht gewählt werden kann und die Datenadresse nicht bestimmt wird. Das Signal (DIR) ist ("H") während der Perioden (Tj und T2), womit der Treiber (33) nicht wirksam werden kann, um beliebige Daten in das Video-RAM (10) einzuschreiben, 15 Eine CPU der Type Z80A hat eine Aufbauzeit (set-up time) von 50 nsec und eine Haltezeit von 0 nsec. Eine

Aufbauzeit für Daten bei der vorliegenden Erfindung kann wie folgt berechnet werden: _ 125 n sec - Verzögerungszeit für Stelle (23R), gegenüber dem Anstieg des Taktsignals (0/2) = 125 n sec - 28 n sec = 97 nsec 20 Nachdem 97 n sec größer ist als die Aufbauzeit von 50 n sec für die CPU (1), können im PCG-RAM (13) gespeicherte Daten ausgelesen werden, wie es in den Fig. 9A und 9B gezeigt ist.

Nachdem für das Video-RAM (10) ein direkter Speicherzugang in zeitgeschachtelter Weise durchgeführt wird, kann die Bildröhre (9) nicht flackern. Das Video-RAM (10) ist mit der (I/O) Adresse der CPU (1) verbunden, so daß keine Verringerung der Arbeitsgeschwindigkeit der CPU (1) eintreten kann, wenn das Video-RAM (10) 25 für die Anzeige direkten Zugang zum Speicher erhält Wie der Fig. 4 entnommen werden kann, verbleibt die I/O Adresse der CPU (1) dieselbe über drei oder mehr Taktperioden, d. h. über 750 n sec oder länger. Dementsprechend haben die CPU (1) und Bildröhren-Steuerschaltung (34) während einer Dauer von 375 n sec Zugang zum Speicher und das Video-RAM (10) braucht daher kein Hochgeschwindigkeits-RAM zu sein.

Gemäß den Fig. 1 und 2 sind ROM (2) und RAM (3) eigenen Speichersteuerabschnitten der CPU (1) 30 zugeordnet, während das Video-RAM (10) einem I/O-Abschnitt desselben zugeordnet ist Auf diese Weise kann das Video-RAM (10) vom (BC)-Registerpaar der CPU (1) in Abhängigkeit von (I/O) Befehlen adressiert werden. Dementsprechend, als Ergebnis einer solchen Zuteilung in bezug auf ROM (2), RAM (3) und RAM (10), ist der programmierbare Anteil oder der Arbeitsbereich, der im RAM (3) vorgesehen ist nicht durch einen Video-RAM-Bereich verringert, so daß für den Anwender ein größerer Programmbereich zur Verfügung steht 35 Weil weiters der Bereich des Video-RAM (10) so groß als 32 K bytes gemacht werden kann, ist eine graphische Funktion mit hoher Auflösung, beispielsweise 640 x 400 Bildpunkte, möglich. Es ist dabei noch hervorzuheben, daß die von der CPU (1) an ROM (2) und RAM (3) gegebenen Befehle ähnlich jenen sein können, die in üblichen Mikrocomputern angewendet werden, während die I/O Befehle leicht für das Video-RAM (10) Verwendung finden können. 40 Im folgenden werden Arbeitsanweisungen für eine Z80A-CPU besprochen in bezug auf das Übertragen von Daten zwischen einem äußeren I/O Port (7) und der CPU (1) (und in Verbindung damit RAM (3)). Zuvor ist hervorzuheben, daß die Z80A-CPU zumindest A, B, C, D, E, H und L-Allzweckregister umfaßt und die Übertragung von 8-bit Daten zwischen einem äußeren I/O-Port (7) und einem oder mehreren dieser Register erfolgt über die Daten-Sammelleitung (4). Entsprechende Adressenbefehle werden über die 16-bit Adresscn- 45 Sammelleitung übermittelt, welche von der oberen 8-bit-Adressen-Sammelleitung (5H) und der unteren 8-bit-Adressen-Sammelleitung (5L) gebildet ist. Im einzelnen können die folgenden Befehle verwendet werden: 1-1 IN A, n 50 Dieser Befehl überführt 8-bit Daten an einen Eingangs-Port der mit der Zahl ji (n = 0 - 255) bezeichnet ist, zu dem A Register der CPU.

1-2 OUT η, A 55 Dieser Befehl überführt 8-bit Daten vom A Register der CPU an einen Ausgangs-Port, der mit der Port-Nummer n bezeichnet ist. Dazu ist noch auszuführen, daß mit diesen Befehlen die 8-bit Daten vom A Register sowohl an den Datenanschlüssen (Dq bis D^) als auch an den Adressenanschlüssen (Ag bis Ajg) erschein«!. In einem solchen Fall werden die unteren 8-bit Adressenanschlüsse (Aq bis Aη) mit Adressbefehlen beliefert und geben die Port-Nummer ii an. -8-

Claims (2)

1. Nr. 389773 Π-l IN r, (C) Dieser Befehl überträgt Daten in einen Port (bestimmt durch die Port-Nummer j), der vom BC Registerpaar bezeichnet ist, an einj[Register, wobei das r Register eines der A, B, C, D, E, H und L Register ist. Π-2 OUT (C), r Der Befehl überträgt Daten vom jr Register zum Port (bestimmt durch die Port-Nummer n), der vom BC Registerpaar bezeichnet ist. Die Daten* für dasj[ Register erscheinen an den Datenanschlüssen (Dq bis Dy); das C Register enthält Information von den Adressenanschlüssen (Aq bis A7) entsprechend der Portnummer n^ und das B Register enthält Information von den Adressenanschlüssen A8 bis A15 entsprechend der I/O Einrichtung, die an den bezeichneten Port angeschlossen ist. Nachdem acht bits von Information im G-Register enthalten sind, kann ein Maximum von 256 (0-255) I/O Einrichtungen an jeden Port angeschlossen werden. Wie aus dem Folgenden noch hervorgeht, können auch die folgenden Block-Transferbefehle mit der CPU (1) verwendet werden: ΙΠ-1 INIR, INDR Mit diesen Befehlen kann eine Vielzahl von Daten-bytes, d. i, ein Block von Daten, von einem Port n in den Hauptspeicher übertragen werden. In einem solchen Fall wird das BC Registerpaar dazu verwendet, um die Port-Nummer (C Register) und die Anzahl von bytes, die übertragen werden sollen (B Register), zu bestimmen. Der Datenblock wird an eine Speicherstelle übertragen, deren Adresse vom HL Registerpaar bestimmt wird. Zum Beispiel ist der letzte Adressenport an, welchen die Daten übertragen werden sollen, im HL Registerpaar gespeichert Das B Register wird dann als Zähler verwendet und zählt abwärts bis Null. Im einzelnen, der Wert im B Register wird laufend um Eins verringert und während jeder Verringerung um Eins wird ein byte des Blocks übertragen. Wenn der im Register B gespeicherte Wert Null geworden ist, sind alle bytes des Blocks vom entsprechenden, vom C Register bezeichneten I/O Port übertragen, ΙΠ-2 OTIR, OTDR Mit diesen Befehlen kann ein Datenblock aus dem Hauptspeicher an einen vom C Register bezeichneten I/O Port übertragen werden. Das HL Registerpaar und das B Register werden in derselben Weise verwendet wie oben beschrieben. Es ist noch hervorzuheben, daß die oberen 8-bit Adressenanschlüsse (Ag bis Aj^) verschieden sind von den I/O Adressenanschlüssen (Aq bis Ay) des I/O Ports (7), so daß die CPU (1) zwischen dem Video-RAM (10) und dem I/O Port (7) unterscheiden kann. Nach der Beschreibung einer besonderen Ausfuhrungsform der vorliegenden Erfindung unter Zuhilfenahme der Zeichnungen ist es klar, daß die vorliegende Erfindung in keiner Weise auf diese bestimmte Ausbildungsart beschränkt ist und daß viele Abänderungen und Abwandlungen für den Fachmann möglich sind, ohne daß der Rahmen der Erfindung, wie er durch die Beschreibung und die Ansprüche gegeben ist, überschritten werden müßte. PATENTANSPRÜCHE 1. Speicherzugriff-Steuereinrichtung, welche mit einer zentralen Verarbeitungseinrichtung kombiniert ist, die ein Eingabe/Ausgabeabfragesignal liefert und an eine nicht synchronisierte Daten-Sammelleitung und an 16-bit-Adressen-Sammelleitungen angeschlossen ist, wobei die Speicherzugriff-Steuereinrichtung besteht aus adressierbaren Speichereinrichtungen, die eine Mehrzahl von Video-Direktzugriffspeicher umfassen und die über die nicht synchronisierte Daten-Sammelleitung und den 16-bit-Adressen-Sammelleitungen miteinander verbunden sind, Steuereinrichtungen für den Zugang zu den Speichereinrichtungen, enthaltend eine Kathodenstrahlröhren-Steuerschaltung, Multiplexeinrichtungen, über welche ein wahlweiser Zugang der zentralen Verarbeitungseinrichtungen und der genannten Steuereinrichtungen im Zeitverschachtelungsverfahren zu den Speichereinrichtungen erfolgt, wobei die Multiplexeinrichtungen eine Mehrzahl von Zeitaufteilungs-Multiplexem umfassen und jeder Multiplexer an einen der genannten Direktzugriffspeicher angeschlossen ist, und die genannte Steuerschaltung an die Zeitaufteilungs-Multiplexer zum Betreiben der Zeitaufteilungs-Multiplexer im -9- Nr. 389773 Zeitverschachtelungsverfahren angeschlossen ist, dadurch gekennzeichnet, daß die adressierbaren Speichereinrichtungen (10) über die Adressen-Sammelleitungen (5L, 5H) miteinander verbunden sind, wobei die oberen 8-bit-Adressen (Ag Ajg in 10) der adressierbaren Speichereinrichtungen mit den unteren 8-bit-Adressen (Aq - Αγ in 1) der 16-bit-Adressen-Sammelleitungen verbunden sind, und die unteren 8-bit-Adressen 5 (Aq - Ay in 10) der adressierbaren Speichereinrichtungen (10) mit den oberen 8-bit-Adressen (Ag - Aj5 in 1) der 16-bit-Adressen-Sammelleitungen (5L, 5H) verbunden sind und wobei die adressierbaren Speichereinrichtungen (10) den Eingabe-ZAusgabe-Schnittstellenadressen der zentralen Verarbeitungseinrichtung durch Empfangen des Eingabe-/Ausgabeabfiagesignals (IORQ) der Speicherzugriff-Steuereinrichtung zugeordnet sind. 0
2. 2. Speicherzugriff-Steuereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zentrale Verarbeitungseinrichtung (1) eine zentrale Verarbeitungseinheit (CPU) mit einer Taktimpulsffequenz von 4 MHz und einer nicht synchronisierten Daten-Sammelleitung (4) ist. 15 Hiezu 8 Blatt Zeichnungen -10-