DE2922540C2 - Datenverarbeitungsanlage - Google Patents

Description

Die Erfindung betrifft eine Datenverarbeitungsanlage nach dem Oberbegriff des Patentanspruchs 1.

Eine der herkömmlichen Datenverarbeitungsanlagen dieser Art ist ein Eiektronenstrahlröhren-Sichtgerät mit einem Mikroprozessor (Zentraleinheit) zur Datenübertragungs-Steuerung. Ein Anzeige-Speicher zum Speiehern aller Codes, die auf dem Elektronenstrahlröhren-Schirm anzuzeigende Zeichen darstellen, wird sequentiell mittels Adressen zugegriffen, die von einem anderen Steuerglied als der Zentraleinheit abgegeben sind, und diese ausgelesenen Codes werden in entsprechende Video-Signale umgesetzt, die Zeichenmuster darstellen. Ein derartiges Ansprechen oder Zugreifen wird als direkter Speicher-Zugriff bezeichnet.
Zum besseren Verständnis der Anlage wird ein typi-

sches Beispiel eines üblichen Sichtgerätes anhand der F i g. 1 bis 6 näher erläutert F i g. 1 zeigt das Sichtgerät in einem Blockschaltbild mit einem Speicher 4 (als System-Programm-Festspeicher bezeichnet) zum Speichern eines System-Operation-Prozesses (Programm), einem Speicher 3 (als System-Programm-Schreib-Lese-Speicher) zum Zwischenspeichern von Daten während der System-Operation, einem Speicher 9 (als Zeichen-Speicher-RAM) zum Speichern von Codes von Zeichen, die auf dem Elektronenstrahlröhren-Schirm anzuzeigen sind, einem weiteren Speicher 10 (als Zeichen-Muster-Generator-Festspeicher) zum Speichern von Zeichenmuster und einer Zentraleinheit 1 (CPU) zum Verarbeiten von Daten oder Information bezüglich dieser Schaltungsoperationen und zum Steuern dieser Bauteile. Das Sichtgerät hat weiterhin einen Taktsignalgenerator 2 zum Erzeugen von Taktsignalen Φ1 und Φ 2 zur Übertragung zur Zentraleinheit, einen Anzeige-Taktsignalgenerator 7 zum Erzeugen eines Anzeige-Taktsignals τ zum Anzeigen eines Zeichenmusters auf dem Elektronenstrahlröhren-Schirrn, ein Adreß-ScbaJtglied 8 zum abwechselnden Schalten eines von der Zentraleinheit abgegebenen Adreß-Signals ex mit dem Anzeige-Taktsignal τ vom Anzeige-Taktsignalgenerator 7, einen Parallel/Serien-Umsetzer 11 zum Umsetzen von ParaUel-Bit-Signalen, die vom Zeichenmuster-Generator-Festspeicher 10 übertragen sind, in Serien-Bit-Signale, um ein Video-Signal an einem Ausgangsanschluß 12 zu erzeugen, und eine Eingabe/Ausgabe-Schnittstelle (Interface) 5, die ein Tastenfeld 6 unit der Zentraleinheit 1 koppelt Das am Ausgangsanschluß 12 auftretende Video-Signal liegt an einer Elektronenstrahlröhre 18 (vgL F i g. 2A), wo ein entsprechendes Zeichenmuster visuell auf dem Schirm der Elektronenstrahlröhre 18 angezeigt wird. Der in Einzelheiten in Fig.2B dargestellte Zeichen-Speicher-RAM 9 hat einen 8-Bit-Adreß-Decodierer 19 mit ÄdreB-Eingangsanschiüssen 21 zum Decodieren eines über einen Adreßbus 14 übertragenen Adreßsignals und einen Datenspeicherteil 20 zum Speichern der über einen Datenbus 13 übertragenen Daten. Der Datenspeicherteil 20 hat Dateneingabeanschlüsse 22A und Datenausgabeanschlüsse 22E Die Zeichen-Anzeige-Stellen auf dem Schirm der Elektronenstrahlröhre 18 entsprechen jeweils eindeutig den Speicheradressen im Speicherieil 20 des Zeichem-Speicher-RAM 9. Zum Beispiel speichert der Speicherteil 20 an seiner Adresse 1 ein Zeichen »A«, das auf der oberen linken Seite des Schirmes anzuzeigen ist, und er speichert an seiner Adresse 2 ein Zeichen »B«, das an der oberen mittleren Stelle des Schirmes anzuzeigen ist Wenn der Elektronenstrahlröhren-Schirm Zeichen 16 Zeilen wiedergibt, wobei jede Zeile 32 Zeichen umfaßt, benötigt der Zeichen-Speicher-RAM 9 eine Speicherkapazität von 512 Bytes (= 32 · 16), wenn ein Byte einem Zeichen zugeordnet ist.

Der Betrieb des vorstehend beschriebenen Sichtgeräts wird nun nachfolgend erläutert, wobei angenommen wird, daß ein in das Tastenfeld 6 eingegebenes Zeichen auf dem Elektronenstrahlröhren-Schirm wiedergegeben werdensoll.

Ein Sichtgerät, bei dem der Eingang des Zeichenspeichers 9 abwechselnd vom Signal Φ 2 des Taktsignalgenerators 2 umgeschaltet wird, ist an sich bekannt (vgl. die japanische Zeitschrift »Transistor Technology«, Mai 1977, S. 215 bis 217) und dieses wird nachfolgend »Zyklus-Abgriff-Sichtgeräi« genannt. Im Zyklus-Abgriff-Sichtgerät erzeugt nach einer Zeit Tl von der Vorderflanke eines TaktimDulses Φ1 die Zentraleinheit 1 ein Adreß-Signal a, und die Übertragung eines Datensignals c/wird durch den Datenbus 13 an der Rückflanke eines umgekehrten Taktsignals Φ 2 wirksam, wie dies in F i g. 3 gezeigt ist Während einer Periode oder Zeit T2, in der kein Taktsignal Φ 2 erzeugt wird, ist der RAM 9 vom Adreßbus 14 der Zentraleinheit 1 getrennt, während Daten aus dem RAM 9 mittels des vom Anzeige-Taktsignalgenerators 7 abgegebenen Anzeige-Taktsignals τ genommen und auf dem Elektronenstrahl-Schirm angezeigt werden. Zu dieser Zeit werden die aus dem RAM 9 entnommenen Daten zu einem (nicht dargestellten) Drucker gespeist um ggf. ausgedruckt zu werden.

Es sei nun angenommen, daß ein Zeichen »A« vom Tastenfeld 6 eingegeben wird. Ein das Zeichen »A« darstellendes zeichencodiertes Signal liegt am Datenbus 13 über die Eingabe/Ausgabe-Schnittstelle 5. Dann wird das zeichencodierte Signal in die Zentraleinheit 1 über den System-RAM 3 entsprechend einem im System-ROM 4 gespeicherten Programm abgerufen (ROM = Festspeicher mit wahlfreiem Zugriff). Anschließend erzeugt die Zentraleinheit 1 ein Aare'4-Signai, das eine Adreß-Stelle auf dem Elektronenstrahlröhren-Schirm anzeigt wo das Zeichen »A« anzuzeigen ist, und sendet das zuvor dort hin abgerufene zeichencodierte Signal übe-- den Datenbus 13 zum 8-Bit-Dateneingabe-Anschluß 22A des RAM 9.

Das Adreß-Schaltglied 8 wird durch das Taktsignal Φ 2 geschaltet, um die Zyklus-Abgriff-Anzeige auszuführen. Wie in F i g, 4 dargestellt ist, wird während einer Periode Γ3 (in F i g. 4g), die die Einspeisung des Taktsignals Φ 2 erlaubt das Schaltglied 8 auf die Seite des Adreßbusses 14 geschaltet Während einer Periode T2, in der das Taktsignal Φ 2 nicht eingespeist wird, ist es auf die Seite des Anzeige-Taktsignalgenerators 7 geschaltet Während der Periode Γ3 ist der Zeichen-Speicher-RAM S mit der Zentraleinheit 1 verbunden, damit die zeichencodierten Daten von der Zentraleinheit 1 in den Zeichen-Speicher-RAM 9 schreibbar sind. Während der Periode T2 ist der Zeichen-Speicher-RAM 9 mit dem Anzeige-Taktsignalgenerator 7 verbunden. Entsprechend wird das zeichencodierte Signal durch das Anzeige-Taktsignal r gelesen. Deshalb wird das das Zeichen »A« darstellende zeichencodierte Signal im Zeichen-Speicher-RAM § während der Periode 7"3 gespeichert. Wenn anschließend ein Zeichen »B« vom Tastenfeld 6 eingegeben wird, wird dessen codiertes Signal in einer Adresse neben der das codierte Signal von »A« speichernden Adresse im RAM 9 während der Periode T3 gespeichert, wie dies in F i g. 2B gezeigt ist. Auf diese Weise werden die eingegebenen zeichencodierten Signale sequentiell im Zeichen-Speicher-RAM 9 gespeichert.

Die ii-i RAM 9 gespeicherten Zeichen-Daten-Signale werden dann über die 8-Bit-Datenausgabe-Anschlüsse 22s des RAM 9 ausgegeben und dann durch die Elektronenstrahlröhre im 02-Zyklus-Abgriff-Anzeigebetrieb angezeigt. Während der Periode 72, in der das Taktsignal Φ 2 nicht am Adreß-Schaltglied 8 liegt, wie dies in F i g. 4h dargestellt ist, ist der Zeichen-Speicher-RAM 9 mit dem Anzeige-Taktsignalgenerator 7 gekoppelt, so daß das Anzeige-Taktsignal r vom Anzeige-Taktsignalgenerator 7 an den Adreß-Eingabeanschlüssen 21 (F i g. 2B) des RAM 9 liegt. Als Ergebnis wird das vom Zeichen-Speicher-RAM 9 abgegebene zeichencodierte Signal zu den Daten-Ausgabeanschlüssen 225 synchron mit dem Horizontal-Abtastbetrieb abgegeben. Im vorliegenden Fall werden der Taktsignalgenera-

tor 7 und der Parallel/Serien-Umsetzer 11 allgemein als Zeichen-Ansteuerglied bezeichnet, dessen Funktion von üblicher Art ist Bei dem in den F i g. 2A und 2B gezeigten Beispiel werden die zeichencodierten Signale von »A«, »B« und »C« von den Daten-Ausgabeanschlüssen 225 nacheinander für jede Periode 74 (- T2+T3) während einer Horizontal-Abtastperiode abgegeben. Das Ausgangssignal von den Anschlüssen 22B liegt als ein Teil eines Adreß-Eingabesignals für den Zeichen(-Muster)-Generator-ROM 10 an Adreß-Eingabeanschlössen 25 (vgl. F i g. 5) des ROM 10, wo es ein Zeichen »A«, »B« oder »C« darstellendes Signal von einem Zeichenmuster-Speicherteil 24 über einen Adreß-Decodierer 23 wählt. Die Einzelheiten des Zeichenmuster-Generator ROM 10 sind in F i g. 5 gezeigt, und er bildet Zeichenmuster jeweils mittels 8 Bits in einer Zeile und 8 Bits in einer Spalte (64 Punkte/Zeichen). Um entsprechend 64 Zeichen zu speichern, muß die Speicherkapazi-

5/CCuSgCu.

f*

■N-fu

mit Fh

Horizontal-Abtastfrequenz der Elektronenstrahlröhre,

Anzahl der Zeichen auf einer Zeile, und wirksamer Anzeigebereich in der Horizontal-Richtung der Elektronenstrahlröhre.

chung (2) erfüllen: Irc< γ ■ 74

O)

50

55

Mit I* - 756 kHz ergibt sich für die Lese/Schrcib-Zykluszeit:

toc<661 ns.

Wenn in diesem Beispiel der Elektronenstrahlröhren-Aufbau 32 Zeichen/Zeile und einen wirksamen Anzei gebereich von 2/3 besitzt, können eine Zentraleinheit und ein RAM verwendet werden, die in üblicher Weise für allgemeine Zwecke eingesetzt werden, jedoch sind

Ein vom RAM 9 durch das Adreß-Signal, d. h. das zeichencodierte Signal, ausgewähltes Zeichenmuster wird nacheinander zu Daten-Ausgabeanschlüssen 26 abgegeben, und zwar einmal durch 8 Bits von der Spitze des Zeichenmusters zum Boden durch das Taktsignal vom Glied 7 synchron mit der Horizontal-Abtastung. Das 8-Bit-AusgangssignaI wird in ein Video-Signal 28 durch den Parallel/Serien-Umsetzer 11 aus einem Schieberegister (vgl. F i g. 6) umgesetzt und dann von einem Ausgangsanschluß 12 abhängig von einem durch den Anzeige-Taktsignalgenerator 7 erzeugten Taktsignal 27 abgegeben sowie schließlich in die Elektronenstrahlröhren eingespeist

Auf diese Weise können die Zeichen immer auf dem Schirm der Elektronenstrahlröhre 18 mittels des Φ 2-Zyklus-Abgriff-Sichtgerätes angezeigt werden. Das heißt das Adreß-Schaltglied 8 wird durch das Taktsignal Φ 2 geschaltet und während einer Zeichen-Anzeigezeit (als DISP bezeichnet) 74 (vgl. Fig.4i) werden Daten von der Zentraleinheit 1 in den Zeichen-Speicher-RAM 9 eingeschrieben und Daten aus diesem durch das Anzeige-Taktsignal rausgelesen.

Wie oben erläutert wurde, werden Daten eines Zeichens aus dem RAM 9 während einer Periode des Taktsignals Φ 2 ausgelesen. Hierzu wird die Frequenz /* des Taktsignals Φ2 durch die folgende Gleichung (1) ausgedrückt:

nicht für die Elektronenstrahlröhre mit 80 Zeichen/Zeile verfügbar. Wenn N - 80 Zeichen/Zeile. K - 2/3 und /w — 15,75 kHz betragen, ergeben sich für die Frequenz (φ des Taktsignals Φ 2 und die Lese/Schreib-Zykluszeit tRC-

= -γ ■ 80 · 15,75 = 1890 kHz

t_RC< l/2/φ = 265 ns.

Mit N = 32 Zeichen, K = 2/3 und f_H = 15,75 kHz folgt für die Frequenz ίψ = 756 kHz (--^₅-. 32- 1575).

Während einer Zeichen-Anzeigezeit 74 erfolgt die Lese/Schreib-Operation für den RAM 9 zweimal. Das heißt während dieser Periode erfolgen ein Zugriff zum RAM 9 von der Zentraleinheit 1 und ein Zugriff zum RAM 9 vom Taktsignalgenerator 7. Daher muß die Lese/Schreib-Zykluszeit fscdes RAM 9 die folgende Glei- Wie aus Gleichung (3) zu ersehen ist, erfordert ein Zeichen-Sichtgerät zum ständigen Anzeigen von Zeichen auf dem Elektronenstrahlröhren-Schirm mit 80 Zeichen/Zeile einen speziellen Aufbau, aufwendige Schaltungsbauteile, wie z. B. eine sehr schnelle Zentraleinheit und einen sehr schnellen Zeichen-Speicher-RAM.

Auch bei einem Zeichen-Sichtgerät mit einem Schaltungs-Bauteil, das eine Auffrischoperation benötigt wie z. B. ein dynamischer RAM, und immer Zeichen auf dem Elektronenstrahlröhren-Schirm anzeigt, erfolgt die Lese/Schreib-Operation zweimal während einer Zeichen-Anzeigezeit Entsprechend benötigt ein derartiges Sichtgerät eine aufwendige und speziell aufgebaute Zentraleinheit sowie einen aufwendigen und speziell aufgebauten Speicherbauteil (RAM).

Jedoch liegt die Lesezeit üblicher, gegenwärtig verfügbarer MOS-LSI-RAMs in der Größenordnung von 300 bis 400 ns (MOS = Metall-Oxyd-Halbleiter; LSI=großer, integrierter Schaltkreis). Wenn Oishalb ein schnelleres Speicherbauteil (RAM) erforderlich ist so muß es speziell angefertigt werden. Die Betriebsfrequenz der gegenwärtig handelsüblichen MOS-LSI-Zentraleinheiten liegt bei höchstens 1 MHz. Wie oben erläutert, benötigt ein herkömmliches Sichtgerät oder ein solches, das ein dynamisches Speicherbauteil verwendet das einen Wiederauffrischungszyklus erfordert teure Hochgeschwindigkeitsbauteile sowohl für die Zentraleinheit (CPU) als auch für den Speicher mit wahlfreiem Zugriff (RAM).

Der vorliegenden Erfindung liegt deshalb die Aufgabe zugrunde, eine Datenverarbeitungsanlage der im Oberbegriff des Patentanspruchs 1 angegebenen Art so weiter zu entwickeln, daß die Lese/Schreiboperationen im Zeichenspeicher während einer Zeichen-Anzeigeperiode mehrmals durchgeführt werden können ohne die Zeichenwiedergabe zu unterbrechen.

Gelöst wird diese Aufgabe durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale.

Weitere Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Der durch die vorliegende Erfindung erzielte technische Fortschritt wird ersichtlich, wenn man berücksichtigt, ή-*} bei der als bekannt vorausgesetzten Anordnung nach Fig. 1 zur Wiedergabe von 80 Zeichen in einer Zeile des Bildschirmsichtgeräts eine Zentraleinheit mit einer Betriebsfrequenz von 2 MHr. erforderlich ist in Zusammenarbeit mit einem Speicherbauteil (RAM), das eine Zugriffszeit von 260 ns besitzt. Demgegenüber kann bei der vorliegenden Erfindung zur Wiedergabe der gleichen Zeichenzahl eine Zentraleinheit mit einer Betriebsfrequenz von 1 MHz eingesetzt werden, die mit Speicherbauteilen in Verbindung steht, die eine Zugriffszeit bis zu 500 ns haben. Die Bildwiedergabe ist dabei frei von Flimmern.; Pic vorliegende Erfindung führt daher zu einer Datenverarbeitungsanlage mit einer Zeichenwiedergabeeinrichtung, die ein Bildschirmsichtgerät aufweist, die gegenüber dem Stand der Technik nicht nur weniger aufwendig, sondern auch noch funktionell besser ist.

In weiterer Ausbildung der Erfindung wird ein einfacher Taktsignalgenerator für eine Datenverarbeitungsanlage mit einer Zentraleinheit und zwei parallel angeordneten Speicherbauteilen mit wahlfreiem Zugriff (RAM) angegeben, zu welch letzteren die Zentraleinheit und andere Adressiereinrichtungen beliebig Zugriff haben ι id welche abwechselnd durch ein Schaltsignal des Taktsignalgenerators angesteuert werden, ohne daß es hierzu einer Programmierung bedarf.

Anhand der Zeichnung wird die Erfindung nachfolgend näher erläutert. Es zeigt

F i g. 1 ein Blockschaltbild zur Erläuterung eines herkömmlichen Zeichen-Sichtgerätes,

F i g. 2A und 2B jeweils Diagramme eines Zeichen-Speicher-RAM und eines Elektronenstrahlröhren-Schirmes in Fig. 1 zur Erläuterung der Beziehung der Zeichen-Positionen dazwischen,

F i g. 3 ein Zeitdiagramm, das die Beziehung zwischen einem Taktsignal, einem Adreß-Signal und einem Datensignal zeigt,

F i g. 4 ein Zeitdiagramm, das erläutert, wie der Zeichen-Speicher-RAM verwendet wird,

F i g. 5 ein Diagramm eines Zeichen-Muster-Generator-ROM, der im Sichtgerät der F i g. 1 verwendet wird, um ein Beispiel gespeicherter Zeichenmuster zu erläutern,

Fig.6 ein Diagramm eines Parallel/Serien-Umsetzers, der im Zeichen-Sichtgerät der F i g. 1 verwendet wird,

F i g. 7 ein schematisches Blockschaltbild eines Ausführungsbeispiels der erfindungsgemäßen Datenverarbeitungsanlage,

F i g. 8A bis 8C jeweils schematische Diagramme eines Elektronenstrahlröhren-Schirmes, eines ersten und eines zweiten Zeichen-Speicher-RAM, die in F i g. 7 verwendet sind, um die Beziehung der Zeichen-Position dazwischen zu erläutern,

Fig.9 ein Zeitdiagramm zur Erläuterung des Betriebs des ersten und des zweiten Zeichen-Speicher-RAM,

F i g. 10 ein schematisches Blockschaltbild eines anderen Ausführungsbeispiels der erfindungsgemäßen Datenverarbeitungsanlage,

F i g. 11 eine schematische Darstellung mit einer Zugriff-Takt-Beziehung zwischen einem ersten, einem zweiten und einem dritten Zeichen-Speicher-RAM, die in F i g. 10 verwendet sind, bezüglich der Zentraleinheit-Lese/Schreib-, Anzeige- und AuH'risch-Operationen,
Fig. 12 ein schematisches Blockschaltbild eines weiteren Ausführungsbeispiels des erfindungsgemäßen Zeichen-Sichtgerätes, bei dem zwei Systeme von RAM verwendet werden,
Fig. 13 ein Blockschaltbild eines allgemeinen Taktsignalgenerators, der bei der Erfindung verwendet wird,

Fig. 14 ein Zeitdiagramm, das insbesondere den Betrieb des ersten und des zweiten RAM erläutert, die bei der Erfindung vorgesehen sind,

Fig. 15 ein schematisches Schaltbild eines Ausführungsbeispiels eines Taktsignalgenerators für eine Verarbeitungsanlage, wie z. B. ein Zeichen-Sichtgerät, nach der Erfindung,

Fig. 16 ein Zeitdiagramm zur Erläuterung des Betriebs der erfindungsgemäßen Verarbeitungsanlage.

wenn der Taktsignalgenerator der Fig. 15 verwendet wird,

Fig. 17 ein schematisches Schaltbild mit einer verbesserten Ausführungsform des Taktsignalgenerators der F ig. 15,

F i g. 18 Zeitdiagramme zur Erläuterung des Betriebs der vorliegenden Verarbeitungsanlage, wenn der in Fig. 17 dargestellte Taktsignalgenerator verwendet wird,

Fig. 19 ein Schaltbild mit einer Abwandlung des Taktsignalgenerators der F i g. 17, der vorzugsweise bei der Erfindung verwendet wird, und

F i g. 20 ein Zeitdiagramm, das insbesondere den Betrieb des in Fig. 19 dargestellten Taktsignalgenerators erläutert.

In den Figuren sind einander entsprechende Bauteile mit den gleichen Bezugszeichen versehen.

In F i g. 7 ist ein Ausführungsbeispiel der erfindungsgemäßen Datenverarbeitungsanlage dargestellt. In dieser Figur ist eine Zentraleinheit 1 vorgesehen. Ein erster und ein zweiter Zeichen-Speicher-RAM 9/4 bzw. 95 sind vorgesehen, um Daten von anzuzeigenden Zeichen zu speichern, wobei der RAM 9Λ Adreß-Eingangsanschlüsse 37 und Daten-Ausgangsanschlüsse 38 und der RAM95Adreß-Eingangsanschlüsse41 und Daten-Ausgangsanschlüsse 42 aufweisen. Diese RAMs können 4-kbit-Dynamik-RAMs sein. Ein erstes und ein zweites Adreß-Schaltglied 8/4 und 85 sind jeweils für den RAM 9/4 bzw. 95 vorgesehen, die abwechselnd von einem Taktsignal 43 von einem Taktsignalgenerator 29 zum

so Schalten eines Adreßsignals von der Zentraleinheit 1 und von einem Anzeige-Taktsignal τ von einem Anzeige-Taktsignalgenerator 7 zu RAMs 9Λ und 95 betrieben werden. Ein Schaltglied 34 wird durch das Taktsignal 43 betätigt, um das Daten-Signal vom ersten RAM 9Λ zum Daten-Signal vom RAM 95 und umgekehrt zu schalten, damit das Daten-Signal in einen Zeichen-Muster-Generator-ROM 10 einspeisbar ist Ein Signal 44 ist die niederwertigste Ziffer eines von der Zentraleinheit 1 erhaltenen Adreß-Signals. Die Schaltglieder 8/4, SB und 34 können wie gewöhnlich aus einem Multiplexer bestehen. Eine Elektronenstrahlröhre 18 (vgL F i g. 8A) ist eine allgemeine Kontroll-Elektronenstrahlröhre, die 24 Zeilen anzeigen kann, deren jede 80 Zeichen aufweist Die Anzeige-Zeichen-Steüen auf dem Schirm der Elektronenstrahlröhre 18 sind in Beziehung zu den Speichersteüen des ersten und des zweiten Anzeige-SpeicherRAM 9/4 bzw. 95, wie dies in den Fig.8A bis 8C gezeigt ist Es sei angenommen, daß

Zeichen »ABCD E« auf dem Schirm anzuzeigen sind, wie dies in F i g. 8A gezeigt ist Das Zeichen »A«, das in der oberen linken Ecke auf dem Elektronenstrahlröhren-Schirm liegt, wird in der Adresse 1 im Speicherteil 36 des RAM 9-4 gespeichert. Das Zeichen »C«, das in der Mitte der obersten Zeile auf dem Schirm liegt, wird in der Adresse 2 des Speicherteiles 36 gespeichert. Die Adresse 1 eines Speicherteiles 40 des zweiten RAM 95 speichert das Zeichen »B«, das auf der zweiten Stelle vom linken Ende der oberen Zeile des Schirmes liegt. Die Adresse 2 des Speicherteiles 40 speichert das Zeichen »D«, das auf der rechten Seite des Zeichens »C« liegt Auf diese Weise entsprechen die Zeichenstellen jeweils eindeutig den Adressen des ersten und des zweiten RAM 9Λ bzw. 9Ä

Im folgenden wird der Betrieb näher erläutert, wenn ein vom Tastenfeld 6 eingegebenes Eingangssignal auf dem Elektronenstrahlröhren-Schirm angezeigt wird. Wenn ein Zeichen «A« vom Tastenfeld 6 eingetastet wird, wird ein das Zeichen »A« darstellendes zeichencodiertes Signal über die Eingabe/Ausgabe-Schnittstelle 5 zum Datenbus 13 gespeist und dann entsprechend dem im System-Programm-ROM 4 gespeicherten Prozeß mittels des System-Programm-RAM 3 in die Zentraleinheit 1 abgerufen. Abhängig hiervon erzeugt die Zentraleinheit 1 auf dem Adreßbuß 14 ein Adreß-Signal λ entsprechend der Anzeigestelle auf dem Schirm, um dort das Zeichen »A« anzuzeigen, und überträgt das zeichencodierte Signal, das zuvor durch die Zentraleinheit 1 abgerufen wurde, über den Datenbus zum zugegriffenen RAM 9/4 bzw. 9S.

Um das Zeichen in der Φ 2-Zyklus-Abgriff-Anzeigeart anzuzeigen, werden das erste und das zweite Adreß-Schaltglied 9A und 95 durch ein Schaltsignal 43 geschaltet (vgl. Fig. 9). Während einer Periode TS, in der das Schaltsignal 43 eingegeben wird, erlaubt das zweite Adreß-Schaltglied 85, daß ein Signal vom Anzeige-Taktsignalgenerator 7 zum Zeichen-Speicher-RAM 95 dort durchgeführt wird, wie dies oben anhand der F i g. 1 erläutert wurde, während das erste Adreß-Schaltglied SA erlaubt, daß ein durch den Adreßbus 14 geführtes Signal dort hindurch vxn Zeichen-Speicher-RAM SA geschickt wird, wie dies in F i g. 7 gezeigt ist Während einer Periode 76, während der kein Schaltsignal 43 vorhanden ist, werden das zweite Adreß-Schaltglied 85 zum Verbinden des Adreßbusses 14 mit dem RAM 95 und das erste Adreß-Schaltglied SA zum Verbinden des Anzeige-Taktsignalgenerators 7 mit dem RAM 9,4 geschaltet

Demgemäß wird das zeichencodierte Signal, das das zuvor durch die Zentraleinheit 1 abgerufene »A« anzeigt, in den ersten Zeichen-Speicher-RAM 9Λ während der Periode T5 eingegeben. Die Betriebsfolge am RAM 9Λ ist in Fi g. 9m dargestellt Wenn dann das Tastenfeld 6 das Zeichen »B« eingibt, werden das erste und das zweite Adreß-Schaltglied SA und 85 auf die zu Fig.? entgegengesetzten Seiten geschaltet Um dieses im zweiten Zeichen-Speicher-RAM 95 während der Periode 7*6 zu speichern, wie dies in der in F i g. 9n gezeigten Betriebsfolge angegeben ist, wird das Taktimpulssignal Φ 2 in seiner Breite verlängert, wie dies in Fi g. 9 gezeigt ist Als Ergebnis der Verlängerung der Breite des Taktsignals Φ 2 wird die das Zeichen »B« anzeigende Information im zweiten Zeichen-Speicher-RAM 95 gespeichert wie dies in F i g. 8C gezeigt ist Indem so das erste und das zweite Adreß-Schaltglied SA und 85 geschaltet werden, während — wenn erforderlich — die Breite des Taktsignals Φ 2 verändert wird, werden die sequentiell anzuzeigenden zeichencodierten Signale abwechselnd im ti sten und im zweiten Zeichen-Speicher-RAM 9 A bzw. 95 gespeichert
Die im ersten und im zweiten Zeichen-Speicher-RAM 9/4 und 95 gespeicherten Zeichen werden auf dem Elektronenstrahlröhren-Schirm im 5?2-Zyklus-Abgriff-Anzeigebetrieb angezeigt Das erste und das zweite Adreß-Schaltglied SA und hö werden für jede Zeichen-Anzeigezeit TA durch das Schaltsignal 43 geschaltet, so daß der erste und der zweite Speicher-RAM 9/4 und 95 abwechselnd nacheinander für ein Zeichen zur Zeichen-Anzeige verwendet werden, wie dies in den Fig.9m und 9n gezeigt ist. Insbesondere während der Periode TS₁ während der das Schaltsignal 43 in das erste

is und das zweite Schaltglied SA und 85 eingegeben wird, liegt das Anzeige-Taktsignal τ über das zweite Adreß-Schaltglied 85 an einem Adreß-Eingabeanschluß 41 des zweiten Zeichen-Speicher-RAM 95, so daß der RAM 95 an seinem Ausgangsanschluß 4? «in zeichencodiertes Signal synchron mit einer Horizontal-Abtastung erzeugt, wie dies in Fig.9n dargestellt ist. Auf diesem RAM 95 erfolgt ein Zugriff durch das Taktsignal r, und die gespeicherten Zeichen-Daten werden ausgelesen. Während der Periode 76 ohne das Schaltsignal 43 liegt das Anzeige-Taktsignal r über das erste Adreß-Schaltglied SA an einem Adreß-Eingangsanschluß 37 des ersten Zeichen-Speicher-RAM 9Λ so daß der RAM 9/4 an seinem Ausgangsanschluß 38 ein zeichencodiertes Signal synchron mit einer Horizontal-Abtastung erzeugt, wie dies in F i g. 9m dargestellt ist Die abwechselnd aus dem ersten und zweiten RAM 9/4 bzw. 95 entnommenen zeichencodierten Signale sind auch abwechselnd durch das Ausgangssignal-Schaltglied 34 entnommen und liegen als Teil eines Adreß-Eingangssignal für den Zeichen-Muster-Generator-ROM 10 am Adreß-Eingangsanschluß 25 (vgl. F i g. 5), um dadurch das Zeichenmuster »A«, »B« oder »C« zu wählen. Das gewählte Zeichenmuster-Signal wird nacheinander von der Spitze des Zeichenmusters zum Boden durch ein Taktsignal vom Anzeige-Taktsignalgenerator 7 synchron mit der Horizontal-Abtastung für die Elektronenstrahlröhre abgegeben und wird dann in ein zeitsequentielles Video-Signal durch den Parallel/Serien-Umsetzer 11 umgesetzt Auf Einzelheiten des Betriebs eines derartigen Anzeige-Taktsignalgenerators 7 wurde bereits hingewiesen (vgl. JP-Patentanmeldung 53-53 491 vom 4. Mai 1978).

Um die Daten von zwei Zeichen (vgl. F i g. 9) in einer kürzesten Periode oder Zeitdauer des Taktsignals Φ 2 aus den RAMs 9A und 95 auszulesen, ist die Frequenz U des Taktsigals Φ 2 gegeben durch die Gleichung (4):

/■„— _!_

mit tu

Horizontal-Abtastfrequenz der Elektronenstrahlröhre,

Anzahl der Zeichen/Linie, und
wirksamer Anzeigebereich in der Horizontal-Richtung der Elektronenstrahlröhre.

Wenn die Frequenz des Taktsignals Φ 2 des Sichtgerätes nach dem vorliegenden Ausführungsbeispiel gleich der Frequenz des herkömmlichen Sichtgerätes eingestellt wird, können doppelt so viele Zeichen wie beim herkömmlichen Sichtgerät angezeigt werden, was sofort aus Gleichung (4) folgt Im ersten und im zweiten

Zeicher-Speicher-RAM 9/4 bzw. 9B erfolgt eine Lese/ Schreib-Operation lediglich einmal in einer Zeichen-Anzeige-Periode T 4. Daher kann die Lese/Schreib-Zykluszeit tue des ersten und des zweiten Zeichen-Speicher-RAM 9/4 und 95 die folgende Gleichung (5) erfüllen:

tnc< T4

Dies bedeutet, daß die Lese/Schreib-Zykluszeit des RAM im Sichtgerät nach dem vorliegenden Ausführungsbeispiel doppelt so lang wie die Lese/Schreib-Zykluszeit des RAM ist, der im herkömmlichen Zeichen-Sichtgerät verwendet wird, und wenn daher RAMs mit der gleichen Lese/Schreib-Zykluszeit wie im herkömmlichen Sichtgerät verwendet werden, kann das Sichtgerät dieses Ausführungsbeispiels doppelt so viele Anzeige-Zeichen anzeigen wie das herkömmliche Sichtgerät.

Obwohl das obige Ausführungsbeispiel zwei RAM-Systeme verwendet, können drei RAM-Systeme für das Zeichen-Sichtgerät vorgesehen werden, das Schaltungsbauteile verwendet, die eine Auffrisch-Steuerung benötigen, wie z. B. dynamische RAMs. Wenn weiterhin M-Systeme der Zeichen-Speicher-RAM vorgesehen sind, wobei M positiv ganzzahlig ist, kann das Zeichen-Sichtgerät immer Zeichen auf dem Elektronenstrahlröhren-Schirm anzeigen und Verarbeitungen von M ausführen, ohne spezielle Schaltungsbauteile zu benötigen, die mit hoher Geschwindigkeit zu betreiben sind.

In Fig. 10 ist ein weiteres At.sführungsbeispiel der erfindungsgemäßen Datenverarbeitungsanlage mit dynamischen RAMs, die eine Auffrisch-Steuerung benötigen, anstelle der in F i g. 7 gezeigten Zeichen-Speicher-RAMs dargestellt, in F i g. 10 hat das Sichtgerät ein herkömmliches Auffrisch-Steuerglied RF zum Auffrischen eines RAM mit einem Signal r, einen ersten, zweiten und dritten Zeichen-Speicher-Dynamik-RAM 9A', 9ß'bzw. SC und ein erstes, ein zweites und ein drittes Adreß-Signal-Schaltglied 8/4', SB' und SC entsprechend den RAMs sowie ein gemeinsames Schaltglied 34' zum Auswählen einer der drei RAMs, der in den Anzeige-Daten-Auslesebetrieb gebracht ist Jedes der Schaltglieder SA', 8S'und SC'ist mit drei Kontakten Q D und R versehen, die mit der Zentraleinheit 1 über den Adreßbus 14 bzw. dem Anzeige-Taktsignalgenerator 7 über einen Signalbus 15 bzw. dem Auffrisch-Steuerglied RF über einen Signalbus 16 verbunden sind. Die dynamischen RAMs 9/4', 9ß' und 9C umfassen jeweils Adreß-Eingangsanschlüsse 37, 41 und 45 und Daten-Ausgangsanschlüsse 38,42 und 46. Abhängig von einem gemeinsamen Taktsignal 43 vom Taktsignalgenerator 29 koppelt jedes Schaltglied ein Signal von einem dieser Bauteile 1,7 und ÄFmit dem entsprechenden RAM. Das Schaltglied 34' hat drei Eingangsanschlüsse, die die RAMs 9A' 9Ä'und 9C verbinden, und arbeitet abhängig von einem Taktsignal 43, um einen von diesen mit dem Zeichenmuster-Generator-ROM 10 zu verbinden. In der Periode T4, während der das Schaltsignal 43 vorliegt, verbindet das erste Adreß-Schaltglied SA' den Auffrischbus 16 mit dem RAM 9A', das zweite Adreß-Schaltglied SB' verbindet den Adreßbus 14 kontinuierlich zur Zentraleinheit 1 mit dem RAM 9ß/und das dritte Adreß-Schaltglied SCverbindet den Bus 15 vom Anzeige-Taktsignalgenerator 7 mit dem RAM 9C'wie dies in Fig. 10 gezeigt ist Mit diesem Aufbau werden die Inhalte des RAM SA' aufgefrischt, die Zentraleinheit 1 führt die Lese/Schreib-Operation zum RAM 9B' aus, und der Taktsienalgenerator 7 liest die Anzeige-Daten aus dem RAM 9C'aus. Während der nächsten Periode 74 ist der RAM 9/4'einer Lese/Schreib-Operation durch die Zentraleinheit 1 (CPU), der RAM 9B' seiner Anzeige-Daten-Ausleseoperation (DISP) und der RAM 9C der

s Auffrischoperation (REFR) ausgesetzt. Die sequentielle Operation jedes Zeichen-Speicher-RAM mit Her Zeit ist in F i g. 11 dargestellt.

Fig. 12 zeigt ein weiteres Ausführungsbeispiel einer Datenverarbeitungsanlage nach der Erfindung, bei dem

ίο ein allgemeiner Taktsignalgenerator verwendet wird Dieses Ausführungsbeispiel entspricht grundsätzlich dem Ausführungsbeispiel der F i g. 7, wenn von einem zusätzlichen Datenbus-Verbindungsschaltglied 67 abgesehen wird. Das Ausführungsbeispiel der Fig. 12 hat Adreß-Schaltglieder 63 und 64, einen ersten und einen zweiten RAM 65 bzw. 66 zum Speichern von Zeichen-Daten und Daten-Schaltgiieder 67 und 68 zum Schalten eines Datenbusses 59 und eines Anzeige-Auslesebusses zu den RAMs. Die Adreß-Schaltglieder 63 und 64 und

2u uic Datcn-Schaitgücder 67 und SS sind synchron durch ein RAM-Schaltsignal /von einem Taktsignalgenerator 54 schaltbar. Ein Beispiel des Taktsignalgenerators 54 ist in Fig. 13 gezeigt. Ein Bezugsfrequenzsignal g von einer Frequenzquelle 53 liegt an einem Taktanschluß

2S (CL) eines ersten Flipflops 69. Nach Empfang des Signals g erzeugt das Flipflop 69 an seinen Ausgangsanschlüssen Q und Q Taktsignale Φ1 und Φ 2, die jeweils in Fig. 14a bzw. 14b gezeigt sind. Bei Empfang des Taktsignals Φ2 am Taktanschluß erzeugt das zweite Flipflop 70 ein frequenzgeteiltes Signal Φ\/2 oder Φ2/2 (vgl. Fig. 14f), das seinerseits als ein Schaltsignal verwendet wird. Das heißt, der Taktsignalgenerator 54 antwortet auf das Grundtaktsignal g vom Oszillator 53, um die Taktsignale Φ1 und Φ 2 für eine Zentraleinheit 51 zu erzeugen, und er erzeugt weiterhin das RAM-Schaltsignal / mit einer doppelt so großen Periode wie das Taktsignal Φ1 oder Φ 2.

Die Adreß-Schaltglieder 63 und 64 und die Daten-Schaltglieder 67 und 68 werden in die in F i g. 12 gezeigten Stellungen in einer Per^vode geschaltet, in der das RAM-Schaltsignal / eingespeist wird. Als Ergebnis ist der erste RAM 65 mit der Zentraleinheit 51 gekoppelt, damit die Zentraleinheit 51 auf den ersten RAM 65 zugreifen kann. Der zweite RAM 66 ist mit einem ^Taktsignalgenerator 58 und einem Zeichen-Anzeige-Austeuerglied 57 verbunden, so daß ein Zeichen-Daten-Signal aus dem zweiten RAM 66 lesbar ist. Dagegen werden in einer Periode, während der der zweite RAM kein RAM-Schaltsignal /empfängt, die Adreß-Schaltglieder 63 und

so 64 und die Daten-Schaltglieder 67 und 68 in die entgegengesetzten Stellungen zu den in Fig. 12 gezeigten Stellungen geschaltet Als Ergebnis ist der zweite RAM 66 mit der Zentraleinheit 51 verbunden, damit die Zentraleinheit 51 auf den zweiten RAM 66 zugreifen kann.

Der erste RAM 65 ist mit dem Taktsignalgenerator 58 und dem Zeichen-Anzeige-Ansteuerglied 57 verbunden, so daß ein im ersten RAM 65 gespeichertes Zeichen-Daten-Signal ausgelesen wird. Das heißt, während einer Periode, in der der erste RAM 65 mit der Zentraleinheit 51 verbunden ist wird ein Zeichen-Anzeigesignal vom zweiten RAM 66 erhalten, wie dies in F i g. 14h gezeigt ist Während einer Periode, in der der zweite RAM 66 mit der Zentraleinheit 51 verbunden ist, wird ein Zeichen-Signal vom ersten RAM 65 erhalten, wie dies in F i g, 14i gezeigt ist

Entsprechend genügt es für dieses Ausführungsbeispiel, daß Daten aus dem ersten und dem zweiten RAM während einer Zeichen-Anzeige-Periode Γ4 auslesbar

sind. Wenn 80 Zeichen auf dem Elektronenstrahlröhren-Schirm angezeigt werden, beträgt, wie oben erläutert wurde, eine Zeichen-Anzeige-Periode Γ4 530 ns. Daher können für den ersten und den zweiten RAM einfache MOS-LSI-RAMs verwendet werden, wie z. B. der handelsübliche Typ HD 4704.

Die in Fig. 14a und 14b gezeigten Taktsignale Φί und Φ 2 haben jedoch jeweils eine Periode von TA. Daher kann, wie bereits erwähnt wurde, die handelsübliche Zentraleinheit, die mit 1 MHz betriebbar ist, nicht für die Zentraleinheit verwendet werden, und deshalb muß eine Zentraleinheit vorgesehen werden, die mit 2 MHz betrieben werden kann.

Wenn der erste RAM 65 mit der Zentraleinheit 51 verbunden ist, kann die Zentraleinheit 51 keinen Zugriff auf den zweiten RAM 66 durchführen, wie in Fig. 14 gezeigt ist Wenn der zweite RAM 66 mit der Zentraleinheit 51 verbunden ist, kann kein Zugriff zum ersten RAM 65 erfolgen. Daher muß zuvor ein Programm vorbereitet werden, um keine derartige Schwierigkeit hervorzurufen. In diesem Zusammenhang ist die Verwendung des üblichen Taktgenerators 54 bei der Programm-Vorbereitung problematisch.

Im Ausführungsbeispiel der Fi g. 12 mit einem derartigen Taktsignalgenerator 54 werden die Taktsignal Φ1 und <£2 (vgL Fig. 14a bzw. 14b) bezüglich des RAM-Schaltsignals / so festgelegt, daß ein Zugriff durch die Zentraleinheit 51 auf die beiden Systeme des RAM einschränkend ist

Es kann eine Datenverarbeitungsanlage mit einem Taktsignalgenerator aufgebaut werden, der einen freien Zugriff zu den beiden Systemen des RAM ohne jede Einschränkung auf die Programm-Vorbereitung durchführen und handelsübliche RAM sowie eine gewöhnliche Zentraleinheit verwenden kann.

In den folgenden Taktsignalgeneratoren für die Datenverarbeitungsanlage nach den Ausführungsbeispielen der Erfindung werden der erste und der zweite RAM jede feste Periode ausgetauscht, und ein RAM-Schaltsignal wird mit dem niederwertigsten (kleinsten) Adreß-Bit eines Adreß-Signals verglichen, das in den RAM eingespeist ist, und die Breite des in die Zentraleinheit eingespeisten Takiimpulses Φ 1 wird abhängig von der Betriebsart des RAM verlängert, auf den ein Zugriff erfolgen soll.

Fig. 15 zeigt ein Schaltbild eines bei der Erfindung benutzten Taktsignalgenerators. Der Schaltungsaufbau und der Betrieb des Taktsignalgenerators werden anhand der F i g. 12, 15 und 16 näher erläutert In F i g. 15 ist ein erstes Flipflop 71 vorgesehen, das ein Grundtaktsignal g\ vom Frequenzquellen-Oszillator 53 in Fi g. 12 empfängt und ein RAM-Schaltsignal f\ erzeugt Ein exklusives ODER-Glied 73 vergleicht das niederwertigste Adreß-Bit-Signal j\ des vom ersten und vom zweiten RAM 65 bzw. 66 eingespeisten Adreß-Signals mit dem RAM-Schaltsignal /i vom Flipflop 71. Ein UND-Glied 74 mit drei Eingängen bildet das logische Produkt des durch a\ bezeichneten Taktsignals Φ1, des Grundtaktsignals g\ und eines Ausgangssignals vom exklusiven ODER-Glied 73. Ein UND-Glied 75 mit zwei Eingängen bildet das logische Produkt des mit b\ bezeichneten Taktsignals Φ 2 und des Grundtaktsignals g\. Ein ODER-Glied 76 bildet eine logische Summe aus einem Ausgangssignal k\ vom UND-Glied 74 mit drei Eingängen und aus einem Ausgangssignal vom Logik-Glied 75 mit zwei Eingängen. Ein Ausgangssignal m\ des ODER-Gliedes 76 liegt an einem zweiten Fiipflop 72, um ein # !-Taktsignal a\ und ein 0 2-Taktsignal b\ zu erzeugen. Ein Zugriff auf den ersten RAM 65 erfolgt durch ein ungeradzahliges Adreß-Signal (dessen niederwertigstes Adreß-Bit-Signal j\ den Wert 1 hat), und ein Zugriff auf den RAM 66 erfolgt durch ein geradzahliges Adreß-Si gnal (dessen niederwertigstes Adreß-Bit-Signal den Wert NuU hat).

Das Zeichen-Sichtgerät mit dem Taktsignalgenerator zeigt Zeichen im Φ 2-Zyklus-Abgriff-Anzeigebetrieb an. In einem derartigen Fall erfolgt der Schreibbetrieb in

to den ersten und den zweiten RAM 65 und 66 lediglich während einer Periode, in der der RAM das Taktsignal b\ empfängt Die Adreß-Schaltglieder 63 und 64 und die Daten-Schaltglieder 67 und 68 werden in in F i g. 12 gezeigte Stellungen während einer Periode geschaltet, in

is der das RAM Schaltsignal f\ eingegeben wird. Der erste RAM 65 ist mit der Zentraleinheit 51 verbunden, kann aber von der Zentraleinheit 51 wegen der Φ 1-Taktsignal-Periode nicht zugegriffen werden. Da der zweite RAM 66 mit dem Taktsignalgenerator 58 und dem Zei chen-Anzeige-Ansteuergiied 57 verbunden ist, werden die im zweiten RAM 66 gespeicherten Zeichen-Daten ausgelesen. Während einer Periode, in der das RAM-Schaltsignal f\ nicht vorliegt, werden die Adreß-Schaltglieder 63 und 64 und die Daten-Schaltglieder 67 und 68 in die Stellungen geschaltet, die zu den in F i g. 12 dargestellten Stellungen entgegengesetzt sind. Als Ergebnis ist der zweite RAM β6 mit der Zentraleinheit 51 verbunden, und das J? 2-Taktsignal b\ wird eingegeben, so daß die Zentraleinheit 51 Daten aus dem RAM 66 auslesen kann. Andererseits ist der erste RAM 65 mit dem Taktsignalgenerator 58 und dem Zeichen-Anzeige-Ansteuerglied 57 verbunden, so daß das im ersten RAM gespeicherte Zeichen-Daten-Signal ausgelesen wird. Solange dieser Betrieb wiederholt wird, ist es der zweite RAM, mit dem die Zentraleinheit 51 verbunden ist, wenn das Φ 2-Taktsignal b\ eingegeben wird. Zu dieser Zeit kann von der Zentraleinheit 51 kein Zugriff auf den ersten

RAM erfolgen. Im folgenden wird der Fall näher erläutert, in dem die

Zentraleinheit 51 einen Zugriff auf den ersten RAM ausführt, d. ti, das niederwertigste Adreß-Signal y'i hat den Wert 1 (in einem Zeitpunkt ίο in F i g. 16), wenn der erste RAM 65 mit der Zentraleinheit 51 durch Einspeisen des RAM-Schaltsignais t\ verbunden ist Wer.r. das RAM-Schaltsignal f\ eingespeist wird, wird das Φ1-Taktsignal a\ in die Zentraleinheit 51 eingegeben, und das niederwertigste Adreß-Signal j\ nimmt den Wert 1 an, wie dies in F i g. 16 gezeigt ist. Entsprechend erzeugt während einer Periode, in der das exklusive

so ODER-Glied 73 ein RAM-Schaltsignal /i zum UND-Glied 74 speist, das UND-Glied 74 kein Ausgangssignal k\. Es erzeugt das Ausgangssignal k\, wenn das RAM-Schaltsignal unterbrochen ist Das Signal k, schließt das Vorliegen des Φ1-Taktsignal a\ aus und erzeugt jedoch das 0 2-Taktsignal 6, vom Flipflop 72. Wenn das 02-Taktsignal b\ erzeugt wird, wird wieder das RAM-Schaltsignal /ι eingegeben. Deshalb ist der erste RAM 65 mit der Zentraleinheit 51 verbunden, damit von der Zentraleinheit 51 ein Zugriff auf den ersten RAM 65 erfolgen kann. Wenn auf diese Weise die Zentraleinheit 51 einen Zugriff auf den damit verbundenen RAM unter der Bedingung ausführt, daß das Φ !-Taktsignal a\ eingegeben wird, wird das #1-Taktsignal in seiner Breite verlängert, und dann wird das Φ 2-Taktsignal abgege ben, wenn der RAM, auf den wieder ein Zugriff erfolgen soll, mit der Zentraleinheit 51 verbunden ist. Als Ergebnis ist ein Zugriff von Zentraleinheit auf den RAM möglich.

Wie aus Fig. 16 zu ersehen ist, beträgt die Periode jedes der zur Zentraleinheit 51 gespeisten Φί- und 02-Taktsignale das doppelte einer Zeichen-Anzeige-Periode T4. Wenn, wie bereits weiter oben erläutert wurde, 80 Zeichen auf dem Elektronenstrahlröhren-Schirm angezeigt werden, beträgt die eine Zeichen-Anzeige-Periode T4 ca. 530 ns. In diesem Fall ist eine bei ca. 1 MHz betreibbare Zentraleinheit für die Zentraleinheit 51 verfügbar. Daher können übliche Zentraleinheiten verwendet werden. Weiterhin genügt die Zugriffzeit innerhalb der Periode Γ4 für die Anforderung für den beim Ausführungsbeispiel verwendeten RAM. Entsprechend kann der RAM mit einer Zugriffszeit in der Größenordnung von 300 bis 400 ns verwendet werden.

In Fig. 17 ist ein anderes Ausführungsbeispiel des Taktsignalgenerators dargestellt Dabei wird, kurz ausgedrückt, das RAM-Schaltsignal mit dem niederwertigsten Adreß-Signal eines zu einem RAM gespeisten Adreß-Signals verglichen. Wenn die Zentraleinheit nicht mit einem RAM verbunden ist, auf den ein Zugriff erfolgen soll, wird ein zum Taktsignalgenerator zu speisenden Grundtaktsignal abgeschlossen, und zur Zentraleinheit geführte Φ1- und ^2-Taktsignale werden in der Breite oder Periode verlängert

Der Betrieb der in Fig. 17 dargestellten Schaltung wird anhand der F i g. 12 und 18 näher erläutert In der F i g. 17 erzeugt ein Flipflop 81 ein RAM-Schaltsignal h (vgl. F i g. I8/2) abhängig von einem Grundtaktsignal g₂ (vgL F i g. 1 Sg₂), das vom Oszillator 53 abgegeben wird. Ein exklusives ODER-Glied 83 vergleicht das niederwertigste Adreß-Signal J₂ (vgl F i g. 18J₂) mit dem RAM-Schaltsignal f₂. Ein ODER-Glied 84 bildet die logische Summe aus dem Φ2-Taktsignal O₂ (vgl. Fig. 1862) und dem Ausgangssignal vom exklusiven ODER-Glied 84. Ein Gatter 85 leitet das Grundtaktsignal g₂ abhängig vom Ausgangssignal des ODER-Gliedes 84. Ein Flipflop 82 erzeugt ein Φ !-Taktsignal a₂ (vgl. F i g. 18a₂) und ein Φ 2-Taktsignal Zj₂. Bei diesem Ausführungsbeispiel wird angenommen, daß ein Zugriff auf den ersten RAM 65 durch ein ungeradzahliges Adreß-Signal erfolgt, dessen niederwertigstes Adreß-Signal J₂ den Wert 1 hat, und daß ein Zugriff auf den zweiten RAM 66 durch ein geradzahliges Adreß-Signal erfolgt, dessen niederwertigstes Adreß-Signal J₂ den Wert Null hat

Der vorliegende Taktsignalgenerator wird anhand de: Falles näher <?<"läuter»_: in dem er in einer Zeichen-Anzeigeeinrichtung vorgesehen wird, die das Φ 2-Zyklus-Abgriff-Sichtgerät verwendet. Der Zugriff von der Zentraleinheit 51 auf den ersten und den zweiten RAM 65 und 66 kann lediglich während einer Zeitdauer oder Periode erfolgen, in der das Φ 2-Taktsignal Zj₂ eingegeben wird. Die Adreß-Schaltglieder 63 und 64 und die Daten-Schaltglieder 67 und 68 werden in die in F i g. 12 gezeigten Stellungen während einer Zeitdauer geschaltet, in der das RAM-Schaltsignal f₂ eingegeben wird. Zu dieser Zeit ist der erste RAM 65 mit der Zentraleinheit 51 verbunden, er kann jedoch nicht von der Zentraleinheit 51 wegen der Periode des Φ1-Taktsignals a₂ zugegriffen werden. Der zweite RAM 66 ist mit dem Taktsignalgenerator 58 und dem Zeichen-Anzeige-Ansteuerglied 57 verbunden, so daß die im zweiten RAM 66 gespeicherten Zeichen-Daten ausgelesen werden.

Während einer Zeitdauer oder Periode, in der das RAM-Schaltsignal h nicht eingegeben wird, sind die Adreß-Schaltglieder 63 und 64 und die Daten-Schaltglieder 67 und 68 in die Stellungen geschaltet, die zu den in Fig. 12 gezeigten Stellungen entgegengesetzt sind. Entsprechend ist der zweite RAM 66 mit der Zentraleinheit 51 verbunden, und da das Ö⁵ 2-Taktsignal O₂ in diesem Zeitpunkt eingegeben wurde, kann die Zentraleinheit 51 keinen Zugriff auf den zweiten RAM 66 ausführen. Weiterhin ist der erste RAM 65 mit dem Taktsignalgenerator 58 und dem Zeichen-Anzeige-Ansteuerglied 57 verbunden, so daß das im ersten RAM gespeicherte Zeichen-Daten-Signal ausgelesen wird. Die Betriebsarten der RAMs 65 und 66 sind jeweils in Fi g. ISn₂ und 18p2 dargestellt

Solange die oben erläuterte Operation wiederholt wird, ist es lediglich der zweite RAM, der mit der Zentraleinheit 51 verbunden werden kann, um wirksam zu sein, wenn das Φ 2-Taktsignal 62 eingegeben wird. Daher kann von der Zentraleinheit 51 kein wirksamer Zu- griff auf den ersten RAM erfolgen.

Im folgenden wird der Betrieb des in Fig. 17 -^zeigten Taktsignalgenerators näher erläutert, wenn das RAM-Schaltsignal f₂ eingegeben wird, um den ersten RAM 65 mit der Zentraleinheit 51 zu verbinden, und die Zentraleinheit 51 führt einen Zugriff auf den ersten RAM 65 aus.

Wenn das RAM-Schaltsignal f₂ eingegeben wird, wird das Φ 1-Taktsignal a₂ in die Zentraleinheit 51 eingespeist, so daß das niederwertigste Adreß-Signal J₂ den Wert 1 hat Während einer Periode oder Zeitdauer, in der das RAM-Schaltsignal /₂ eingegeben wird, ist entsprechend das Ausgangssignal des exklusiven ODER-Gliedes 83 nicht aktiv (eine logische »1«), und das 0 2-Taktsignal O₂ hat den Wert Null. Daher ist das ODER-Glied 84 nicht aktiv, d. h. es ist eine logische »0«. Während der Periode, in der das RAM-Schaltsignal f₂ freigegeben wird, wird entsprechend das Grundtaktsignal g₂ nicht als ein Ausgangssignal k₂ vom UND-Glied 85 erzeugt, wie dies in Fig. 18Ar₂ dargestellt ist Aus diesem Grund wird das Φ !-Taktsignal S₂ nicht umgekehrt, und das Φ 2-Taktsignal bi wird nicht erzeugt, wie dies in Fig. 18a₂ bzw. Mb₂ dargestellt ist Dann wird während der nächsten Periode oder Zeitdauer, in der das RAM-Schaltsignal f₂ nicht vorliegt das Ausgangssi gnal vom exklusiven ODER-Glied 83 aktiv (eine logi sche »1«), und das ODER-Glied 84 ist ebenfalls aktiv (eine logische »1«).

Demgemäß verläuft das Grundtaktsignal g₂ durch das UND-Glied 85, um als das Signal k₂ an den CL-An- Schluß des Flipflops 82 abgegeben zu werden. Wenn ein RAM-Schaltsignal f₂ wieder eingegeben wird, wird als Ergebnis das Flipflop 82 umgekehrt und ein Φ 2-Taktsignal O₂ erzeugt. Wenn das Φ 2-TaktsignsJ O₂ erzeugt wird, ist der erste RAM 65 wirksam mit der Zentralein heit 51 gekoppelt, se daß die Zentraleinheit einen Zu griff auf den ersten RAM ausführen kann.

Wenn, wie oben erläutert wurde, ein Zugriff auf den mit der Zentraleinheit 51 gekoppelten RAM in der Zeit erfolgt, in der das 01-Taktsignal a₂ eingegeben wird, wird das Φ\ -Taktsignal verlängert, indem ein Grundtakt g₂ mittels des UND-Gliedes 85 entfernt wird. Wenn dann ein RAM, auf den ein Zugriff erfolgen soll, wieder mit der Zentraleinheit 51 verbunden ist, wird der 02-Takt erzeugt, um zu ermöglichen, daß die Zentral einheit einen Zugriff auf den RAM ausführt.

Wie in den Fig. 18a₂, Mb₂,18n₂ und 18p2 dargestellt ist, ist die Zyklus-Periode jedes Φ1-Taktsignals a₂ und Φ 2-Taktsignals fa doppelt so lang wie die eine Zeichen-Anzeige-Periode 74.

Fig. 19 zeigt ein weiteres Ausführungsbeispiel des Taktsignalgenerators, bei dem im Unterschied zu dem in Fig. 17 dargestellten Ausführungsbeispiel das Grundtaktsignal nicht ausgeschaltet ist, und bei dem der Um-

17

kehrbetrieb des Taktsignalgenerators gesteuert ist, 0 2-Taktsignal abgegeben, damit dadurch die Zentralwenn die Zentraleinheit nicht mit einem RAM verbun- einheit 51 einen Zugriff auf den ersten RAM 65 ausführen ist auf den ein Zugriff erfolgen soü. renkann.

Der Betrieb der in F i g. 19 dargestellten Schaltung Wenn, wie oben erläutert wurde, auf den RAM, der

wird anhand der F i g. 12 und 20 näher erläutert In die- 5 mit der Zentraleinheit 51 verbunden ist, um wirksam zu sen Figuren sind einander entsprechende Bauteile mit sein, ein Zugriff unter einer Bedingung erfolgt, daß das den gleichen Bezugszeichen versehen wie in Fig. 17. Φ 1-Taktsignal a3 eingegeben wird, wird das iil-^aktsi-Ein exklusives ODER-Glied 88 ist vorgesehen, um das gnal durch Steuern des Umkehrbetriebes des zweiten niederwertigste Adreß-Signal/3 (vgL F i g. 2Oj₃) des von Flipflops 86 mittels des Umkehr-Steuersignals verländer Zentraleinheit abgegebenen Adreß-Signals mit dem io gert, so daß das Flipflop 86 das Φ 2-Taktsignal erzeugt, RAM-Schaltsignal h (vgL F i g. 206) zu vergleichen. Ein wenn der RAM, auf den ein Zugriff erfolgen soll, wieder Γ-Flipflop 86 wird durch ein Grundtaktsignal g₃ (vgL mit der Zentraleinheit 51 verbunden ist Auf diese Weise Fig.20^) umgekehrt, iisi eine» Φi-Takt (vgl wird die Zentraleinheit freigegeben, um einen Zugriff Fig.20fl3) und einen ^2-Umkehr-Takt (vgL Fig.20O₃) auf den bestimmten RAM auszuführen. Die RAMs zu erzeugen. Ein UND-Glied 87 bildet ein logisches Pro- 15 und 65 nehmen jeweils die in F i g. 2On₃ bzw. 2Op₃ dargedukt aus dem Φ 1-Taktsignal 23, dem Ausgangssignal stellte Betriebsart an.

des exklusiven ODER-Gliedes 88 und dem Grundtaktsi- Bei diesem Ausführungsbeispiel ist die Zyklus-Peri-

gnal g₃ (vgl. Fi.g-20a3), ατι ein logisches Produktsignal ode jedes zur Zentraleinheit 51 gespeisten ΦI- und k₃ (vgl. F i g. 2Oi₅JzU erzeugen, wodurch der Umkehrbe- Φ 2-Taktes das doppelte der einen Zeichen-Anzeige-Petrieb des Flip-Flops 86 steuerbar ist Der Ausgangsan- 20 node T4, wie dies in den F i g. 2Oa₃,2Oi*, 2Qn₃ und 2Op₃ Schluß des UND-Gliedes 87 ist mit dem Setz-Anschluß gezeigt ist

des Flipflops 86 verbunden. Wie in F i g. 17 gezeigt ist, Das in F i g. 19 dargestellte Ausführungsbeispiel ist so

erfolgt ein Zugriff auf den ersten RAM 65 durch ein aufgebaut, daß das Umkehr-Steuersignal k₃ mittels des ungeradzahliges Adreß-Signal (dessen niederwertigstes Φ 1-Taktsignals a₃ erhalten und dann in den Setz-An-Adreß-Signal j₃ den Wert 1 hat), ufcd es erfolgt ein Zu- 25 Schluß des Flipflops 86 eingespeist wird. Der Taktsignalgriff auf den zweiten RAM 66 durch ein geradzahliges generator kann auch so aufgebaut sein, daß das Um-Adreß-Signal (dessen niederwertigstes Adreß-Signal J₃ kehr-Steuersignal mittels des 02-Taktsignals tn erhalden Wert Null hat). ten und in den Rücksetz-Anschluß des Flipflops einge-

In einer Zeichen-Anzeigeeinrichtung mit dem speist wird.

Φ 2-Zyklus-Abgriii-Sichtgerät sind die Φ1- und 30

Φ 2-Taktsignale konstant was aucfc .ais F i g. 20 zu erse- Hierzu 12 Blatt Zeichnungen

hen ist, und während einer Periode oder Zeitdauer, in

der das Φ 2-Taktsignal O₃ eingegebe wird, ist lediglich

der zweite RAM 66 mit der Zentraleinheit 51 verbun-

den, um dieser einen Zugriff auf den RAM zu ermögiichea Zu dieser Zeit kann von der Zentraleinheit 51 kein Zugriff auf den ersten RAM 65 erfolgen.

Im folgenden wird der Betrieb des Taktsignalgenerators näher erläutert, wenn die Zentraleinheit einen Zugriff auf den ersten RAM in einer Zeit ausführt, in der das RAM-Schaltsignal f₃ eingegeben wird und der erste RAM 65 mit der Zentraleinheit 51 verbunden ist.

Wenn das RAM-Schaltsignal f₃ eingegeben wird, liegt das Φ1 -Taktsignal a₃ an der Zentraleinheit 1, wie dies in

α F 2 g. 20 gezeigt ist, und das niederwertigste Adreß-Si-

p_t gnal j₃ nimmt den Wert 1 an. In einer Periode oder

y Zeitdauer, in der das RAM-Schaltsignal /3 eingegeben

q wird, ist entsprechend das Ausgangssignal des exklusi-

ven ODER-Gliedes 88 nicht aktiv (d. h. eine logische

% »0«), so daß ein umgekehrtes Steuersignal k₃ (vgl.

g? Fig. 2Ok₃) am Ausgangsanschluß des Gliedes 88 auftritt.

£· Das umgekehrte Steuersignal k₃ wird in den Setz-An-

H Schluß des Flipflops 86 eingespeist, so daß das Glied 86

;| nicht umgekehrt wird, obwohl der Grundtakt g₃ am

;* Glied 86 liegt Während einer Periode oder Zeitdauer, in

Nj der das folgende RAM-Schaltsignal /3 nicht eingegeben

g wird, erzeugt das Flipflop 86 entsprechend kein

0 2-Taktsignal 63. Während dieser Zeitdauer oder Pe-

p riode ohne das Signal /3 wird jedoch das Ausgangssignal

g~ des exklusiven ODER-Gliedes 88 aktiv (eine logische

l';, »0«), um zu verhindern, daß das umgekehrte Steuersi-

v gnal k₃ am Ausgangsanschluß des Logik-Gliedes 87 auf-

•Ϊ; tritt Wenn entsprechend das RAM-Schaltsigal f₃ wieder

p;i eingegeben wird, um den ersten RAM 65 mit der Zen-

I¹Jf traleinheit 51 zu verbinden, wird das Flipflop 86 durch

ϊί den Grundtakt g₃ umgekehrt, um das Φ 2-Taktsignal O₃

i'i zu erzeugen. Wenn auf diese Weise der erste RAM 65

-.·; mit der Zentraleinheit 51 verbunden ist. wird das

Claims (10)

Patentansprüche:

1. Datenverarbeitungsanlage mit einer Zentraleinheit (1), einem Taktsignalgenerator (z. B.2in Fig. 1), einer Zeichenwiedergabeeinrichtung, insbesondere einem Bildschirmsichtgerät, und

einem Zeichenspeicher (z. B. 9 in F i g. 1), der Adreßschaltglieder (8) aufweist, über die der Zeichenspeicher abwechselnd mit der Zentraleinheit (1) oder mit einem Anzeige-Taktsignalgenerator (z. B. 7 in Fig. 1) verbunden ist, dadurch gekennzeichnet, daß der Zeichenspeicher wenigstens aus einem ersten und zweiten Speicherbauteil mit wahlfreiem Zugriff (RAM) besteht (9A 9S₁- 9A', 9B'. 9C.-65,66), die jeweils mit den Adreßschaltgliedern (8A SB;SA', SB', SC;63,64) versehen sind, und daß die Speicherbauteile (9A 9B; 9A', 9B', 9C"; 65, 66) ferner mit Datenschaltgliedern (34, 34', 67, 58) in Verbindung stehen, mit denen die Speicherbauteile (9A, 9»; 9.4', SB', SC;65, 66) abwechselnd und synchron mit der Schaltoperation der Adreßschaltglieder (8Λ SB; SA', SB', SC'; 63, 64) gesteuert durch Signale (43, f) des Taktsignalgenerators (29,54) angewählt werden (F i g. 7,10,12).

2. Datenverarbeitungsanlage nach Anspruch 1, gekennzeichnet durch einen Zeichenmuster-Generator-Speicher (10) zur Umwandlung der aus den Speicherbauteilen (9Λ 9B;9A', 9B';65,66) ausgelesenen Daten in Bildsignale, der für eine sequentielle Ausgabe der Daten *nit dem Anzeige-Taktsignalgenerator (7,58) verbunden ist

3. Datenverarbeitungsanlage nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Einschreibung der Daten in die Speiche, bauteile (9A 9B;9A', 9B'; 65,66) durch Adressierung von der Zentraleinheit (1; 51) und die Entschlüsselung der Adressen in den Speicherbauteilen durch Adreßcodierer (35,39) erfolgt (F ig.8B, 8C).

4. Datenverarbeitungsanlage nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Adreßschaltglieder (8A SB; SA', SB'; 63, 64) in Abhängigkeit von der niedrigsten Bit-Stelle der von der Zentraleinheit (1; 51) aufgerufenen Adresse gesteuert werden.

5. Datenverarbeitungsanlage nach Anspruch 4, dadurch gekennzeichnet, daß der Taktsignalgenerator (54)

ein erstes Schaltelement (71, 81), das in Abhängigkeit von einem zugeführten Bezugssignal (g\, g₂, g₃) das der Umschaltung der Adreß- und Datenschaltglieder (63, 64, 67,68) dienende Taktsignal (f_u h, f₃) abgibt,

ein Vergleichselement (73,83,88), das die niedrigste Bit-Stelle eines den Speicherbauteilen (65,66) zugeführien Adreßsignals (juhh) mit dem Taktsignal (f_u h, h) vergleicht,

ein zweites Schaltelement (72,82,86), das zwei Taktsignale (au b\; a₂, h, a₃, tn) an die Zentraleinheit (51) abgibt, sowie

eine Taktsignaländerungsschaltung (74—76; 84, 85; 87) aufweist, welche die Periode der von dem zweiten Schaltelement (72, 82, 86) an die Zentraleinheit (51) abgegebenen Taktsignale (a\, b\; a₂, b₂; a₃, b₃) verlängert, falls das durch die Schaltglieder (63,64) festgelegte Speicherbauteil (65, 66) nicht mit dem von der Zentraleinheit (51) adressierten Speicherbauteil übereinstimmt (F i g. 15,17,19).

6. Datenverarbeitungsanlage nach Anspruch 5, dadurch gekennzeichnet, daß die beiden Schaltelemente (71, 81; 72, 82, 86) Flipflops sind, während das Vergleichselement (73, 83, 88) ein Exklusiv-ODER-Glied ist

7. Datenverarbeitungsanlage nach Anspruch 6. dadurch gekennzeichnet, daß die Taktsignaländerungsschaltung (F i g. 15)

ein erstes UND-Glied (74), dem das eine ar, die Zentraleinheit (51) gelieferte Taktsignal (a%), das Ausgangssignal des Exklusiv-ODER-Gliedes (73) sowie das Bezugssignal (g\) zugeführt sind,
ein zweites UND-Glied (75), dem das Bc/.ugssignal (g\) sowie das andere an die Zentraleinheit (51) geleitete Taktsignal (b\) zugeführt sind, und
ein ODER-Glied (76), das in Abhängigkeit von den Ausgangssignalen der beiden UND-Glieder (74, 75) das zweite Flipflop (72) ansteuert, aufweist

8. Datenverarbeitungsanlage nach Anspruch 6, dadurch gekennzeichnet, daß die Taktsignaländerungsschaltung (F i g. 17)

ein ODER-Glied (84), dem das Ausgangssignal des Exklusiv-ODER-Gliedes (83) sowie das eine der Zentraleinheit (51) zugeführte Taktsignal (fa) zugeführt sind, und

ein UND-Glied (85), das in Abhängigkeit vom Ausgangssignal de* ODER-Gliedes (84) und von dem Bezugssignal (g₂) das zweite Flipflop (82) ansteuert, aufweist

9. Datenverarbeitungsanlage nach Anspruch 6, dadurch gekennzeichnet, daß die Taktsignaländerungsschaltung (F i g. 19) ein UND-Glied (87) aufweist,das in Abhängigkeit von einem der Zentraleinheit (51) zugeführten Taktsignal (a₃), von dem Ausgangssignal des Exklusiv-ODER-Gliedes (88) und von dem Bezugssignal (g₃) den Setzeingang (SR) des zweiten Flipflops (86) ansteuert.

10. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet daß d?ti dynamische Speicherbauteile (SA', 9B', 9C in Fig. 10) vorgesehen sind,

denen drei Adreßschaltglieder (SA', SB', SC) vorgeschaltet sind und die vom Taktsignalgenerator (29) derart angesteuert sind, daß jeweils ein Speicherbauteii(z. Ü.9A')

mit der Zentraleinheit (1), ein anderes (z. B. 9B')
mit dem Anzeigetaktsignalgenerator (7) und das verbleibende (z. B. 9C) mit einem Auffrischungssteuerglied (RF) verbunden sind.