DE3610301C2 - - Google Patents

Description

Es gibt Systeme, bei denen in einem Speicher gespeicherte Bilddaten in Form eines Stehbildes, zum Beispiel eines Briefes, auf einer Anzeigevorrichtung mit Rasterabtastung wie einer Kathodenstrahlröhre angezeigt werden. Das Tele­ texsystem und das Videotextsystem sind Beispiele hierfür. Bei diesen Systemen muß die Erzeugung von horizontalen und vertikalen Synchronsignalen und von Adreßinformationen so gesteuert werden, daß die auf dem Schirm einer Kathoden­ strahlröhre darzustellenden Bilddaten synchron mit der Ab­ lenkung des Elektronenstrahls der Kathodenstrahlröhre aus dem Speicher ausgelesen werden können. Hierfür verwendet man eine Speichersteuervorrichtung.

Als Speicher wird im allgemeinen entweder ein DRAM (dyna­ misches RAM) oder ein SRAM (statisches RAM) verwendet. Das DRAM ist billiger und besitzt eine große Speicherkapa­ zität, jedoch eine lange Zugriffszeit. Ein weiterer Nach­ teil des DRAMs ist, daß es eine große Anzahl weiterer Kom­ ponenten für den Betrieb als Paralleleinheit erfordert, da das DRAM gewöhnlich einen 1-Bit Aufbau besitzt. Auf der anderen Seite weist das SRAM eine kurze Zugriffszeit auf, ist aber teurer, hat eine geringe Speicherkapazität und einen großen Leistungsverbrauch. Dafür besitzt das SRAM gewöhnlich den Vorteil, daß es zur Verwendung als Parallel­ einheit weniger Komponenten erfordert, da das SRAM einen parallelen Bitaufbau von beispielsweise acht parallelen Bits aufweist.

Das SRAM und das DRAM haben also jeweils ihre Vor- und Nach­ teile bei ihrer Verwendung als Speicher. Die Wahl zwischen einem DRAM und einem SRAM erfolgt nach Maßgabe der Anfor­ derungen eines jeweiligen Systems. Deshalb wäre eine Speichersteuervorrichtung, die mit beiden Arten von RAM- Speichern verwendet werden kann, von großer Nützlichkeit und in großem Umfang einsetzbar.

Die Schnittstellen für die Adreßinformation sind bei einem DRAM und einem SRAM unterschiedlich. DRAMs besitzen, wie gesagt, eine große Speicherkapazität und benötigen deshalb entsprechend der Anzahl von Adreßleitungen unter Umständen eine große Anzahl von Anschlußstiften. Zur Verminderung dieser Anzahl unterteilt man deshalb herkömmliche DRAMs in zwei oder mehr Abschnitte, von denen im Zeitmultiplex­ betrieb eine geringere Anzahl von Adreßleitungen gemein­ sam benutzt wird.

Nimmt man beispielsweise einen Speicher mit 64K Wörtern (K = 2¹⁰ = 1024, mit 16 Bit pro Wort), dann benötigt die Adreßinformation 16 Bits. Im DRAM ist die 16-Bit-Adresse in zweit Einheiten von je 8 Bit unterteilt, und diese 8- Bit-Einheiten werden im Zeitmultiplexbetrieb als Reihen- bzw. Spaltenadresse eingegeben. Dagegen wird bei einem SRAM eine die Reihenadresse und die Spaltenadresse umfassende 16-Bit-Adresse als eine Einheit eingegeben.

Aufgrund des unterschiedlichen Adreßinformationsformats müssen herkömmliche Speichersteuervorrichtungen jeweils an die Art des verwendeten Speichers angepaßt werden.

Aus der Druckschrift "The 8086 Family User′s Manual", 1979, S. A/3-A/12 und A/175-A/184, ist ein 16-Bit Mikroprozessor bekannt, bei dem ein Teil des Busses im Multiplexbetrieb Adressen und Daten abgibt. Der dort beschriebene Multiplexbetrieb dient jedoch nicht zum Anschluß von Speichern mit unterschiedlichen Adreßformaten.

Aufgabe der Erfindung ist es, eine Speichersteuervorrichtung mit einem breiten allgemeinen Anwendungsgebiet für jegliche Speicherart ungeachtet des Adressenformats, wie es etwa für DRAMs oder SRAMs verwendet wird, zu schaffen.

Diese Aufgabe wird erfindungsgemäß durch eine Speicher­ steuervorrichtung mit den Merkmalen des Patentanspruchs 1 gelöst.

Die Erfindung wird nachfolgend anhand von Ausführungsbei­ spielen unter bezug auf die Zeichnungen näher erläutert.

Es zeigen

Fig. 1 ein Blockschaltbild einer Speichersteuer­ vorrichtung gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung,

Fig. 2 ein Blockschaltbild des Adressengenerators von Fig. 1,

Fig. 3 und 4 Zeitdiagramme zur Erläuterung der Betriebs­ weise der Schaltungen der Fig. 1 und 2,

Fig. 5 ein Blockschaltbild einer Speichersteuer­ vorrichtung gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung und

Fig. 6 ein Blockschaltbild des Adressenregisters von Fig. 5.

In den Zeichnungen werden zur Bezeichnung gleicher oder einander entsprechender Elemente dieselben Bezugszeichen verwendet.

Fig. 1 zeigt ein Blockschaltbild eines ersten Ausführungs­ beispiels der erfindungsgemäßen Speichersteuervorrichtung für einen Bildspeicher zusammen mit dem Bildspeicher 100 und einer als Kathodenstrahlröhre 200 dargestellten Anzeige­ einheit. Bei Bildspeichern stellt der Bitaufbau im allge­ meinen ein Vielfaches von 8 Bits dar. Bei diesem Ausfüh­ rungsbeispiel wird für den Bildspeicher ein 8 Bit Aufbau verwendet, wenn es sich um ein SRAM handelt, da die Zugriffs­ zeit beim DRAM länger als die beiden SRAM ist. Beim DRAM wird dann also die Adreßinformation mit jeweils 8 Bit parallel im Zeitmultiplexbetrieb angelegt.

Es sei angenommen, daß der Bildspeicher 100 einen Adreß­ raum von 64K besitzt, der durch eine 16-Bit-Adreßinformation dargestellt wird. Der Bildspeicher 100 kann dann aus 16 × 64K aufgebaut sein, wenn es sich um ein DRAM handelt, oder aus 8 × 64K, wenn es sich um ein SRAM handelt.

Der Schirm der Kathodenstrahlröhre 200 vermag 256 (Spalten) × 256 (Reihen) Bildpunkte darzustellen. Jeweils 4 Punkte in Spaltenrichtung und 4 Punkte in Reihenrichtung bilden einen Block. Wenn jedem Block als Farbinformation 4 Bits für Vordergrundfarbe FG, Hintergrundfarbe BG und Daten­ attribut DA zugewiesen sind, dann reicht die Kapazität eines 16 × 64K Bit DRAMs für 8 Schirmdarstellungen (Bilder), während die Kapazität eines 8 × 64K Bit SRAMs 4 Schirmdar­ stellungen entspricht.

Bei der Anordnung gemäß Fig. 1 ist der Bildspeicher 100 über Anschlußstifte mit Anschlüssen 10 bis 12 der Speicher­ steuervorrichtung verbunden. An den Anschluß 10 ist ein erster Bus MD angeschlossen, der dazu dient, im Speicher 100 gespeicherte Bilddaten ID an Eingänge einer Datenver­ arbeitungsschaltung 20 zu übertragen. Der erste Bus MD ist in einen ersten und einen zweiten Zweig unterteilt. Der erste Zweig ist über eine erste Auffangschaltung (Latch) 13 und der zweite Zweig über eine zweite Auffangschaltung 14, einen Tri-Strate-Puffer 18 und eine dritte Auffangschal­ tung 15 mit der Datenverarbeitungsschaltung 20 verbunden.

Der Anschluß 11 ist über einen zweiten Bus MA mit einem Adreßgenerator 21 verbunden, um Adreßinformationen DAD an den Bildspeicher 100 zu übertragen. Der Adreßgenerator 21 wird später im einzelnen unter Bezug auf Fig. 2 erläutert.

Der Anschluß 12 ist mit einem dritten Bus MAD verbunden, der über eine Steuerschaltung 22 mit einem ersten, einem zweiten und einem dritten Tri-State-Puffer 16, 17 und 18 sowohl an die Datenverarbeitungsschaltung 20 als auch den Adreßgenerator 21 angeaschlossen ist. Der dritte Bus MAD wird in der Steuerschaltung 22 ebenfalls in zwei Zweige unterteilt. Der eine Zweig führt vom Puffer 16 zum Schaltungs­ knoten zwischen dem Tri-State-Puffer 18 und der Auffang­ schaltung 15. Der andere Zweig führt von der Steuerschaltung 22 über den Tri-State-Puffer 17 zum Adreßgenerator 21. Die Tri-State-Puffer 16 und 17 der Steuerschaltung 22 werden komplementär aktiviert, so daß sie wahlweise den dritten Bus MAD zur Lieferung der im Bildspeicher 100 gespeicherten Bilddaten mit der Datenverarbeitungsschaltung 20 verbinden oder zum Empfang weiterer Adreßinformationen SAD mit dem Adreßgenerator 21 verbinden.

Die Takteingänge CK der ersten Auffangschaltung 13 und der dritten Auffangschaltung 15 sind mit einem ersten Takt­ ausgang des Adreßgenerators 21 verbunden und empfangen einen ersten Latchpuls LP 1, während der Takteingang CK der zweiten Auffangschaltung 14 zum Empfang eines zweiten Latchpulses LP 2 mit einem zweiten Taktausgang des Adreß­ generators 21 verbunden ist. Die Auffangschaltungen 13, 15 bzw. 14 halten die vom Bildspeicher gelieferten Bild­ daten nach Maßgabe der Latchpulse LP 1 bzw. LP 2. Die Steuer­ eingänge der Tri-State-Puffer 16, 17 und 18 sind zum Empfang eines Betriebsartsignals P 1 mit einem Betriebsartsignal­ generator 19 verbunden. Der Steuereingang des Puffers 16 ist nicht-invertiert, während die Steuereingänge der Puffer 17 und 18 invertiert sind. Der Betriebsartsignalgenerator 19, bei dem es sich typischerweise um ein einfaches 1-Bit- Register handelt, ist außerdem mit dem Adreßgenerator 21 verbunden. Abhängig davon, ob ein DRAM oder ein SRAM ver­ wendet wird, wird das 1-Bit-Register eine "0" (Logikwert Null) oder eine "1" (Logikwert Eins) ausgeben.

Es wird davon ausgegangen, daß die Anschlüsse 10 bis 12, die Auffangschaltungen 13 bis 15 und die Tri-State-Puffer 16 bis 18 in Fig. 1 je 8 Einheiten der jeweiligen Kompo­ nente darstellen. Ebenso wird davon ausgegangen, daß die Busse MD, MA und MAD tatsächlich je 8 Leitungen enthalten, wie dies in der Zeichnung durch den Schrägstrich mit der nebenstehenden Zahl "8" angedeutet ist.

Die Tri-State-Puffer 16, 17 und 18 befinden sich abhängig vom Betriebsartsignal P 1 in einem aktiven Zustand oder einem Zustand hoher Impedanz. Das Betriebsartsignal P 1 wird abhängig davon, ob als Bildspeicher 100 ein DRAM oder ein SRAM verwendet wird, eingestellt. Bei diesem Ausführungs­ beispiel wird das Betriebsartsignal P 1 auf "1" gesetzt, wenn ein DRAM verwendet wird, und auf "0", wenn ein SRAM verwendet wird. Die Datenverarbeitungsschaltung 20 deco­ diert jeweils 16 Bits der aus dem Bildspeicher 100 ausge­ lesenen Bilddaten und erzeugt diesen Bilddaten entsprechen­ de Anzeigedaten zur Darstellung an der Kathodenstrahlröhre 200. Wenn ein DRAM verwendet wird, erzeugt der Adreßgene­ rator 21 lediglich die Latchpulse LP 1 und LP 2 sowie die Adreßinformationen DAD. Wenn ein SRAM verwendet wird, erzeugt der Adreßgenerator 21 sowohl die Adreßinformationen DAD, als auch die Adreßinformationen SAD.

Unter Bezug auf Fig. 2 soll nun der Adreßgenerator 21 von Fig. 1 im einzelnen beschrieben werden. Im Adreßgenera­ tor 21 zählt ein Adressenzähler 210 die an seinen Taktein­ gang CK gelangenden Impulse des Latchpulses LP 1 und erzeugt an seinen Ausggängen Q 0-Q 15 ein 16-Bit-Ausgangssignal und liefert dieses an einen Adressenschalter 212. Die niedri­ gerwertigen 8 Bits Q 7-Q 7 und die höherwertigen 8 Bits Q 8- Q 15 des Ausgangssignals des Adressenzählers 210 werden getrennt Eingangsanschlüssen A bzw. B des Adressenschalters 212 geliefert. Der Adressenschalter 212 wählt nach Maßgabe eines an seinem Wähleingang S anliegenden Wählsteuersig­ nals entweder die niedrigerwertigen 8 Bits Q 0-Q 7 oder die höherwertigen 8 Bits Q 8-Q 15 aus, um sie als Adreßinformation DAD auszugeben. Das neunte bis fünfzehnte Bit Q 8-Q 14 des Ausgangssignals des Adressenzählers 210 werden von den höherwertigen 8 Bits abgezweigt und mit dem Latchpuls LP 2 vereinigt. Das vereinigte Signal wird als Adreßinformation SAD vom Adreßgenerator 21 ausgegeben. In der Adreßinfor­ mation SAD stellt der Latchpuls LP 2 das höchstwertige Bit (MSB = most significant bit) von 8 Bits dar. Der Adreß­ generator 21 besitzt ferner einen ½-Teiler 211, ein UND-Glied 213 und einen Inverter 214. Der Teiler 211 teilt die Frequenz eines Master-Taktsignals CK 1. Das frequenzge­ teilte Ausgangssignal des Teilers 211 wird vom Adreßgenera­ tor 21 als der schon erwählte Latchpuls LP 1 ausgegeben. Außerdem liegt dieses frequenzgeteilte Ausgangssignal am Takteingang CK des Adressenzählers 210 an. Das frequenz­ geteilte Ausgangssignal des Teilers 211 wird außerdem an den Interverter 214 angelegt. Das Ausgangssignal des Inver­ ters 214 wird als der erwähnte Latchpuls LP 2 vom Adreß­ generator 21 ausgegeben und liegt außerdem an einem Eingang des UND-Glieds 213 an. Es ist der Latchpuls LP 2 vom Inver­ ter 214, der, wie oben angegeben, in der kombinierten Adreßinformation SAD deren MSB bildet. An dem anderen Ein­ gang des UND-Glieds 213 liegt das Betriebsartsignal P 1 an. Wenn das Betriebsartsignal P 1 "1" ist, kann der Latchpuls LP 2 das UND-Glied 213 zum Wähleingang S des Adressenschal­ ters 212 passieren. Dies ist hingegen nicht möglich, wenn das Betriebsartsignal P 1 "0" ist.

Unter Bezug auf die Fig. 3 und 4, die Zeitdiagramme der verschiedenen Signale darstellen, soll nun die Arbeits­ weise des in den Fig. 1 und 2 gezeigten Ausführungsbeispiels im einzelnen beschrieben werden.

Fig. 3 zeigt das Zeitdiagramm für den Fall der Verwendung eines DRAMs als Bildspeicher 100. In diesem Fall wird, wie oben beschrieben, die Adresseninformation für den DRAM- Bildspeicher unter Verwendung eines 8-Bit-Formats als Reihenadresse und Spaltenadresse ausgegeben, und es werden jeweils 16 Bits Bilddaten ausgelesen. Im Betriebsartsignal­ generator 19 ist entsprechend den obigen Erläuterungen eine "1" als Betriebsartsignal P 1 gespeichert.

Der Latchpuls LP 2 (Fig. 3c) läuft durch das UND-Glied 213 und liegt als dessen Ausgangssignal am Wähleingang S des Adressenschalters 212 an, da der andere Eingang des UND- Glieds 213 (Fig. 2) konstant mit dem auf "1" gesetzten Betriebsartsignal P 1 beaufschlagt ist. Das Ausgangssignal (Fig. 3d) des UND-Glieds 213 stimmt daher mit dem Latch­ puls LP 2 überein. Der Adressenschalter 212 wählt nach Maßgabe der Werte "1" und "0" des Latchpulses LP 2 ab­ wechselnd die niedrigerwertigen 8 Bits Q 0-Q 7 und die höher­ wertigen 8 Bits Q 8-Q 15 des 16 Bit-Ausgangssignals Q 0-Q 15 (Fig. 3e) des Adressenzählers 210, "0000"H, "0001"H, "0002"H, etc. aus (der Zusatz H bedeutet, daß es sich bei den Daten in " " um Hexadezimalzahlen handelt). Der Adres­ senschalter 212 gibt demnach abwechselnd die niedriger­ wertigen 8 Bits Q 0-Q 7 "00"H, "01"H, "02"H etc. und die höherwertigen 8 Bits Q 8-Q 15, "00"H, "00"H, "00"H, etc. als Adreßinformation DAD (Fig. 3f) aus. In Fig. 3 sind die Adressen als Hexadezimalzahlen ausgedrückt. Die 8- Bit-Adreßinformation DAD gelangt über den zweiten Bus MA 0-7 als Reihenadresse und als Spaltenadresse an die Adreßeingänge des DRAM-Bildspeichers 100. Nach Eingabe der Spaltenadresse werden jeweils zum Zeitpunkt, wo der Latch­ puls LP 2 auf "1" geht, die im DRAM-Bildspeicher 100 ge­ speicherten Bilddaten ID 0, ID 1, ID 2, etc. (Fig. 3g) ausge­ geben und gemäß Darstellung in Fig. 3g abgesetzt.

Bei Verwendung eines DRAM-Bildspeichers 100 wird der Tri- State-Puffer 16 in der Steuerschaltung 22 durch ein "1" Betriebsartsignal P 1 aktiv gemacht. Die Tri-State-Puffer 17 und 18 befinden sich dann in einem Zustand hoher Impe­ danz, und der dritte Bus MAD 8-15 wird in den Zustand eines Datenbusses versetzt. Die vom DRAM-Bildspeicher 100 ausge­ lesenen Bilddaten ID 0-7 und ID 8-15 gelangen dann über den ersten Bus MD 0-7 und den dritten Bus MA D8-15 zu den Auffang­ schaltungen 13 bzw. 15. Jedesmal wenn der Latchpuls LP 1 positiv wird fängt die Auffangschaltung 13 die niedriger­ wertigen 8-Bit-Bilddaten ID 0-7 und die Auffangschal­ tung 15 die höherwertigen 8-Bit-Bilddaten ID 8-15 auf. Bild­ daten ID 0-15 von insgesamt 16 Bits (Fig. 3h), die in den Auffangschaltungen 13 und 15 gehalten werden, werden dem­ zufolge an die Datenverarbeitungsschaltung 20 angelegt. Die Datenverarbeitungsschaltung 20 setzt diese Bilddaten ID 0-15 in Anzeigedaten DD für die Kathodenstrahlröhre 200 um.

Wie oben beschrieben, wirkt der dritte Bus MAD 8-15 bei Benutzung eines DRAMs als Bildspeicher 100 als ein Daten­ bus. Daher wird die Adresseninformation DAD an den DRAM- Bildspeicher 100 8-bitweise über den zweiten Bus MA 0-7 während einer Periode des Latchpulses LP 2 im Zeitmultiplex­ verfahren als Reihenadresse bzw. als Spalten­ adresse gegeben. Die Bilddaten ID 0, ID 1 etc. werden über den ersten Bus MD 0-7 und den dritten Bus MAD 8-15 16-bit- weise an die Datenverarbeitungsschaltung 20 geliefert.

Fig. 4 zeigt das Zeitdiagramm für den Fall der Verwendung eines SRAMs als Bildspeicher 100. Dem SRAM-Bildspeicher 100 wird eine 16-Bit-Adresseninformation als Einheit zum Aus­ lesen der gespeicherten Bilddaten geliefert. Der Auslese­ vorgang der Bilddaten ID aus dem SRAM-Bildspeicher 100 erfolgt in Einheiten zu je 8 Bits. Bei Verwendung eines SRAMs wird das Betriebsartsignal P 1 vom Betriebsartsignal­ generator 19 auf "0" gesetzt.

Wenn das Betriebsartsignal P 1 "0" ist, dann bleibt das Ausgangssignal des UND-Glieds 213 "0", und der Durchlauf des Latchpulses LP 2 (Fig. 4b) durch das UND-Glied 213 wird verhindert. Wegen des an seinem Wähleingang S anliegen­ den "0" Ausgangssignals vom UND-Glied 213 bleibt der Adres­ senschalter 212 auf seinen Eingangsanschluß A geschaltet. Der Adressenschaler 212 wählt deshalb nur die niedriger­ wertigen 8 Bits Q 0-Q 7, "00"H, "01"H, "02"H, etc. (Fig. 4f) des 16-Bit-Ausgangssignals (Fig. 4e) des Adressenzählers 210 aus. Diese niedrigerwertigen 8 Bits Q 0-Q 7 werden vom Adreßgenerator 21 als Adresseninformation DAD ausgegeben. Die Adresseninformation DAD wird über den zweiten Bus MA 0-7 dem SRAM-Bildspeicher 100 geliefert. Die andere 8-Bit- Adresseninformation SAD, in der das MSD durch den Latchpuls LP 2 ersetzt ist, dient als weitere Adresseninformation. Jeder Adresseninformation DAD sind daher zwei Adressenin­ formationen SAD, "00"H und "80"H (Fig. 4g) zugeordnet, da der Latchpuls LP 2 als MSB der Adresseninformation SAD in jeder Periode einen Wechsel zwischen "0" und "1" auf­ weist.

Wegen des "0"-Betriebsartsignals P 1 befinden sich dabei die Tri-State-Puffer 16 und 17 in der Steuerschaltung 22 in einem Zustand hoher Impedanz bzw. einem aktiven Zustand, so daß der dritte Bus MAD 8-15 als Adressenbus zur Über­ mittlung der Adresseninformation SAD an den SRAM-Bildspeicher 100 dient. Daher erhält der SRAM-Bildspeicher 100 über den zweiten Bus MA 0-7 und den dritten Bus MAD 8-15 zweimal pro Periode des Latchpulses LP 2 Adresseninformationen in Ein­ heiten von jeweils 16 Bits. Bei diesen Adresseninformationen handelt es sich während aller "1"-Abschnitte des Latchpul­ ses LP 2 jeweils um eine Kombination der Adresseninformation DAD, "00"H, "01"H, "02"H, etc. (Fig. 4f) und der einen Adresseninformation SAD, "00"H. Dagegen handelt es sich bei diesen Adresseninformationen während aller "0" Abschnitte des Latchpulses LP 2 jeweils um eine Kombination der Adreß­ information DAD (Fig. 4f) und der anderen Adreßinformation SAD, "80"H. Die Adreßinformationen, "0000"H, "0001"H, "0002"H, etc. werden dem SRAM-Bildspeicher 100 während der "0" Abschnitte des Latchpulses LP 2 geliefert, während die Adresseninformationen, "8000"H, "8001"H, "8002"H, etc. dem SRAM-Bildspeicher 100 während der "1" Abschnitte des Latchpulses LP 2 geliefert werden. Der SRAM-Bildspeicher 100 gibt dann die niedrigerwertigen und die höherwertigen 8-Bit-Bilddaten ID 00 und ID 01, ID 10 und ID 11, ID 20 und ID 21, etc. jeweils in jeder Periode des Latchpulses LP 2 ab, wie in Fig. 4h gezeigt ist. Die 8-Bit-Bilddaten ID, die vom SRAM-Bildspeicher 100 ausgelesen werden, werden im Zeit­ multiplexverfahren über den ersten Bus MD 0-7 übertragen und in den Auffangschaltungen 13 bzw. 14 aufgefangen.

Die Auffangschaltung 14 fängt die Bilddaten ID 00, ID 10, ID 20 etc., die während eines "0" Abschnitts des Latchpulses LP 2 über den ersten Bus MD 0-7 geliefert werden, zu dem Zeit­ punkt auf, wo der Latchpuls LP 2 auf "1" geht. Die so in der Auffangschaltung 14 aufgefangenen Bilddaten ID 00, ID 10, ID 20, etc. werden über den Tri-State-Puffer 18, der sich aufgrund des "0" Betriebsartsignals LP 2 an seinem inver­ tierten Steuereingang im aktiven Zustand befindet, an die Auffangschaltung 15 angelegt. Die Auffangschaltung 15 fängt die Bilddaten ID 00, ID 10, ID 20, etc. jedesmal zu einem Zeitpunkt auf, wo der Latchpuls LP 1 auf "1" geht.

Die Auffangschaltung 13 fängt die Bilddaten ID 01, ID 11, ID 20, etc., die während eines "0" Abschnitts des Latchpul­ ses LP 1 über den ersten Bus MD 0-7 geliefert werden, zu dem Zeitpunkt auf, zu dem der Latchpuls LP 1 auf "1" geht. Daher werden die Bilddaten ID 01, ID 11, ID 21 etc. in der Auf­ fangschaltung 13 zu denselben Zeitpunkten aufgefangen, wie die Bilddaten ID 00, ID 10, ID 20, etc. in der Auffangschal­ tung 15. Anders ausgedrückt, die Bilddaten von insgesamt 16 Bits sind unterteilt in zwei Bilddaten ID von je 8 Bits in den beiden Auffangschaltungen 15 und 13 zwischenge­ speichert. Diese beiden 8-Bit-Bilddaten ID 01 und ID 00 wer­ den gleichzeitig an die Datenverarbeitungsschaltung 20 angelegt und dort als komplette Bilddaten ID 0 (Fig. 4i) verarbeitet.

Es werden dann fortgesetzt weitere 8-Bit-Bilddaten ID 11 und ID 10, ID 21 und ID 20 etc., an die Datenverarbeitungs­ schaltung 20 angelegt und als jeweilige 16-Bit-Bilddaten ID 1, ID 2 etc. verarbeitet. Die an die Datenverarbeitungs­ schaltung 20 angelegten Bilddaten ID 0, ID 1, ID 2, etc. werden in Anzeigedaten DD für die Kathodenstrahlröhre 20 umgesetzt.

Diese Verarbeitung ist die gleiche wie bei der Lieferung von Bilddaten an die Datenverarbeitungsschaltung 20 bei Verwendung eines DRAMs. Daher kann irgendeine Datenverar­ beitungsschaltung gleichen Aufbaus sowohl für die Ver­ wendung in Verbindung mit einem DRAM als auch mit einem SRAM verwendet werden, und es ist keine Umsetzereinheit für die Bilddaten erforderlich.

Wie oben beschrieben, wird, wenn ein SRAM als Bildspeicher verwendet wird, der dritte BUS MAD 8-15 als ein Adressen­ bus benutzt. Zu diesem Zweck wird eine Adresseninformation zweimal während einer Periode des Latchpulses LP 2 über den zweiten Bus MA 0-7 und den dritten Bus MAD 8-15 gegeben. Die Bilddaten werden auf 8 Bit Basis über den ersten Bus MD 0-7 in den Auffangschaltungen 13, 14 zwischengespeichert. Die in der Aufffangschaltung 14 zwischengespeicherten Bild­ daten werden in die Auffangschaltung 15 eingegeben zur gleichen Zeit, zu der in der Auffangschaltung 13 Bilddaten aufgefangen werden, so daß Bilddaten des gleichen 16-Bit- Aufbaus wie bei Verwendung eines DRAMs an die Datenverar­ beitungsschaltung 20 gegeben werden.

Wie beschrieben, umfassen die Datenverarbeitungsbusse bei diesem Ausführungsbeispiel einen dritten Bus MAD, der unter der Steuerung durch das Betriebsartsignal P 1 des Betriebs­ artsignalgenerators 19 entweder als Datenbus oder als Adressenbus wirkt. Die Speichersteuervorrichtung wird damit zu einer Mehrzweckbildspeichersteuervorrichtung, die allein durch Einstellen des Betriebsartsignals P 1 auf entweder "1" oder "0" für ein DRAM oder ein SRAM geeignet ist. Somit bietet die Erfindung den Vorteil, daß dieselbe Speicher­ steuervorrichtung sowohl für ein DRAM als auch für ein SRAM als Bildspeicher verwendet werden kann.

Bei dem beschriebenen Ausführungsbeispiel ist der Daten­ aufbau der in den Auffangschaltungen 13, 14 und 15 zwischen­ gespeicherten Bilddaten derselbe unabhängig davon, ob der Bildspeicher ein DRAM oder ein SRAM ist. Die Erfindung besitzt daher den weiteren Vorteil, daß unabhängig von der Art des Speichers dieselbe Datenverarbeitungsschaltung ver­ wendet werden kann.

Wenn die erfindungsgemäße Speichersteuervorrichtung als integrierte Schaltung ausgeführt wird, bietet sich ein zusätzlicher Vorteil dadurch, daß im Vergleich zu her­ kömmlichen Speichersteuervorrichtungen eine reduzierte Anzahl von Anschlußstiften erforderlich ist, da die An­ schlußstifte für den dritten Bus MAD sowohl als Daten­ übertragungsbusstifte als auch als Adressenübertragungs­ busstifte verwendet werden. Das voranstehende Ausführungs­ beispiel wurde in Verbindung mit der Verwendung eines DRAMs und eines SRAMs als Speicher unterschiedlicher Schnittstel­ len bezüglich der Adresseninformation beschrieben. Die Erfindung ist jedoch nicht hierauf beschränkt. Beispiels­ weise wird beim obigen Ausführungsbeispiel ein SRAM mit der halben Kapazität eines DRAMs als Bildspeicher 100 verwendet. Es kann jedoch durch Anordnen eines zusätzlichen Adressenbusses MA 16 ein SRAM mit gleicher Kapazität wie ein DRAM eingesetzt werden. In diesem Fall würde jedoch der Adressenbus MA 16 bei Verwendung eines DRAMs als Bild­ speicher 100 unbenutzt bleiben.

Beim obigen Ausführungsbeispiel wird entweder ein SRAM mit einer Kapazität von 4 Schirmdarstellungen oder ein DRAM mit einer Kapazität von 8 Schirmdarstellungen verwendet. Wenn demgegenüber ein SRAM mit einer Kapazität von 1 Schirm­ darstellung oder ein DRAM mit einer Kapazität von 2 Schirmdarstellungen verwendet wird, setzt sich die Adres­ seninformation für den Bildspeicher 100 aus 14 Bits zusam­ men. Im Fall eines DRAMs sind 8 Bits dieser 14 Bits den Reihenadressen und 6 Bits den Spaltenadressen zugeordnet.

Unter Bezug auf die Fig. 5 und 6 soll nun als ein zweites Ausführungsbeispiel der Erfindung eine Speichersteuervor­ richtung beschrieben werden, die als eine allgemeine Speichersteuervorrichtung geeignet ist, auf welche durch eine Zentraleinheit (CPU) zugegriffen wird.

Fig. 5 zeigt ein Blockschaltbild dieses Ausführungsbeispiels der Erfindung zusammen mit einem Speicher 100 und einer Ausgabevorrichtung 400. Die Speichersteuervorrichtung von Fig. 5 stimmt mit der des ersten Ausführungsbeispiels, das heißt der Bildspeichersteuervorrichtung von Fig. 1 mit der Ausnahme einer CPU 30, einer Synchronisierschaltung 31 und der Ausgabevorrichtung 400 überein. Die CPU 30 und die Ausgabevorrichtung 400 ersetzen die Datenverarbeitungs­ schaltung 20 und die Kathodenstrahlröhre 200 von Fig. 1. Die Synchronisierschaltung 31 ist ergänzt, um die CPU 30 und den Adreßgenerator 21 zu synchronisieren, da die CPU 30 im allgemeinen asynchron zum Mastertakt CK 1 arbeitet, der in Verbindung mit dem ersten Ausführungsbeispiel der Fig. 1 und 2 beschrieben wurde. Die Synchronisierschaltung 31 liefert an den Adreßgenerator 21 einen Latchakt CK 2, der mit dem Mastertakt CK 1 synchron ist, nachdem von der CPU 30 ein Adreßmarkiersignal AS angelegt wurde. Das Adreßmarkiersignal AS wird erzeugt, um anzuzeigen, daß eine 16-Bit-Adresseninformation AD 0-15 zum Zugriff auf den Speicher 100 von der CPU 30 an den Adreßgenerator 21 geliefert wird. Die Synchronisierschaltung 31 gibt den Mastertakt CK 1 als Latchtakt CK 2 aus, unmittelbar nachdem das Adreßmarkiersignal AS von der CPU 30 erzeugt wurde. Der Adreßgenerator 21 setzt die Adresseninformation AD 0-15 von der CPU 30 in Adressendaten DAD und/oder SAD um. Die übrigen Blöcke von Fig. 5 arbeiten in gleicher Weise wie jene von Fig. 1, so daß eine weitere Erläuterung entfallen kann.

Unter Bezug auf Fig. 6 soll nun der Adreßgenerator 21 des Ausführungsbeispiels von Fig. 5 im einzelnen beschrieben werden. Fig. 6 zeigt ein Adressenregister 215 zusammen mit der Synchronisierschaltung 31 von Fig. 5. Der Adreßgenera­ tor 21 von Fig. 6 stimmt mit dem von Fig. 2 mit der Aus­ nahme überein, daß das Adressenregister 215 anstelle des Adressenzählers 210 von Fig. 2 eingesetzt ist. Das Adres­ senregister 215 (Fig. 6) wandelt die Adresseninformation AD 0-15, die von der CPU 30 geliefert wird, zu Adressen­ daten DAD und/oder SAD um, und zwar in zuvor beschrie­ bener Weise unter der Steuerung durch den Latchtakt CK 2.

Die übrigen Blöcke von Fig. 6 arbeiten in gleicher Weise wie die von Fig. 2, so daß eine weitere Erläuterung ent­ fallen kann.

Die Speichersteuervorrichtung der Fig. 5 und 6 dient dazu, den Inhalt irgendeines Speichers, bei dem es sich um ein DRAM oder ein SRAM handeln kann, ohne Änderung der Schal­ tungsanordnung in eine CPU einzulesen.

Claims (5)

1. Speichersteuervorrichtung für Speicher (100) mit unterschiedlichen Adressenformaten, zum Auslesen von Daten aus dem Speicher (100) und Übertragen der Daten an eine Datenverarbeitungsschaltung (20), umfassend
einen Adressengenerator (21) zum Erzeugen von aus zwei Teilen bestehenden Adres­ senwörtern zum Auslesen der aus zwei Teilen bestehenden Datenwörter aus dem Speicher (100),
einen Datenbus (MD) zum Übertragen eines aus dem Spei­ cher (100) ausgelesenen ersten Daten teilwortes, und
einen Adreßbus (MA) zum Übertragen eines ersten Adressenteilwortes vom Adreßgenerator (21) an den Speicher (100),
einen Zusatzbus (MAD) zum wahlweisen Übertragen des zweiten Datenteilwortes, das vom Speicher (100) ausgelesen wurde, oder des zweiten Adressenteilwortes vom Adreßgenerator (21) an den Speicher (100),
einen Betriebsartsignalgenerator (19) zum Erzeugen eines Betriebsartsignals (P1),
eine erste (13) und eine zweite (14) an den Datenbus (MD) angeschlossene Auffangschaltung sowie eine abhängig vom Betriebsartsignal (P1) wahlweise an die zweite Auffang­ schaltung (14) oder den Zusatzbus (MAD) anschließbare dritte Auffangschaltung (15), und
eine Steuerschaltung (22), die nach Maßgabe des Be­ triebsartsignals (P1) den Zusatzbus (MAD) entweder mit der dritten Auffangschaltung (15) oder dem Adreßgenerator (21) verbindet,
wobei sich der Adressengenerator (21) nach Maßgabe des Betriebsartsignals (P1) wahlweise in einem ersten Zu­ stand befindet, in welchem das erste Adressenteilwort an den Adreßbus (MA) und das zweite Adressenteilwort an den Zusatzbus (MAD) angelegt wird, oder in einem zweiten Zustand befindet, wo das erste und das zweite Adressenteilwort zeitlich nacheinander an den Adreßbus (MA) angelegt wird.

2. Speichersteuervorrichtung nach Anspruch 1 ferner umfassend eine Bildwiedergabeeinrichtung (200), die von der die aus dem Speicher (100) ausgelesenen Daten in An­ zeigedaten umwandelnden Datenverarbeitungsschaltung (20) gespeist wird.

3. Speichersteuervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Betriebsartsignal (P1) ab­ hängig von Aufbau und Arbeitsweise des Speichers (100) ausgewählt wird.

4. Speichersteuervorrichtung nach einem der vorherge­ henden Ansprüche, gekennzeichnet durch die Verwendung in Verbindung mit einem Speicher (100) zur Speicherung von Bilddaten an Adressen entsprechend Bildwie­ dergabebereichen einer Bildwiedergabeeinrichtung (200) und einer Datenverarbeitungsschaltung (20) zum Umwandeln der Bilddaten in Anzeigedaten zur Wiedergabe auf der Bildwie­ dergabeeinrichtung (200).

5. Speichersteuervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß es sich bei dem Speicher (100) um ein DRAM oder ein SRAM handelt.