DE3610301A1

DE3610301A1 - Speichersteuervorrichtung

Info

Publication number: DE3610301A1
Application number: DE19863610301
Authority: DE
Inventors: Shigenori Fukaya Saitama Tokumitsu
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-03-28
Filing date: 1986-03-26
Publication date: 1986-10-02
Also published as: JPH0443593B2; JPS61223785A; DE3610301C2; US4796221A

Description

Beschrei bung

Die Erfindung betrifft eine Speichersteuervorrichturig.

Es gibt Systeme, bei denen in einem Speicher gespeicherte Bilddaten in Form eines Stehbildes, zum Beispiel eines Briefes, auf einer Anzeigevorrichtung mit Rasterabtastung wie einer Kathodenstrahlröhre angezeigt werden. Das TeLetexsystem und das Videotextsy stern sind Beispiele hierfür.

Bei diesen Systemen muß die Erzeugung von horizontalen und vertikalen Synchronsignalen und von Adressinfor mationen so gesteuert werden, daß die auf dem Schirm einer Kathodenstrahlröhre darzustellenden Bilddaten synchron mit der Ablenkung des Elektronenstrahls der Kathodenstrahlröhre aus dem Speicher ausgelesen werden können. Hierfür verwendet man eine Spei ehersteuervorrichtung.

\. >/ Als Speicher wird im allgemeinen entweder ein DRAM (dynamisches RAM) oder ein SRAM (statisches RAM) verwendet.

Das DRAM ist billiger und besitzt eine große Speicherkapazität, jedoch eine lange Zugriffszeit. Ein weiterer Nachteil des DRAMs ist, daß es eine große Anzahl weiterer Komponenten für den Betrieb als Paralleleinheit erfordert, da das DRAM gewöhnlich einen 1-Bit Aufbau besitzt. Auf der anderen Seite weist das SRAM eine kurze Zugriffszeit auf, ist aber teurer, hat eine geringe Speicherkapazität und einen großen Leistungsverbrauch. Dafür besitzt das SRAM gewöhnlich den Vorteil, daß es zur Verwendung als Paralleleinheit weniger Komponenten erfordert, da das SRAM einen parallelen Bitaufbau von beispielsweise acht parallelen Bits aufwe i st.

Das SRAM und das DRAM haben also jeweils ihre Vor- und Nachteile bei ihrer Verwendung als Speicher. Die Wahl zwischen einem DRAM und einem SRAM erfolgt nach Maßgabe der Anfor-

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derungen eines jeweiligen Systems. Deshalo wäre eine

Speichersteuervorrichtung, die mit beiden Arten von RAM-Speichern verwendet werden kann, von großer Nützlichkeit und in großem Umfang einsetzbar.
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Die Schnittstellen für die Adressinformation sind bei einem DRAM und einem SRAM unterschiedlich. DRAMs besitzen, wie gesagt, eine große Speicherkapazität und benötigen deshalb entsprechend der Anzahl von Adressleitungen unter Umständen eine große Anzahl von Anschlußstiften. Zur Verminderung dieser Anzahl unterteilt man deshalb herkömmliche DRAMs in zwei oder mehr Abschnitte, von denen im Zeitmultiplexbetrieb eine geringere Anzahl von Adressleitungen gemeinsam benutzt wird.

Nimmt man beispielsweise einen Speicher mit 64K Wörtern (K = 2 = 1024, mit 16 Bit pro Wort), dann benötigt die Adressinformation 16 Bits. Im DRAM ist die 16-Bit-Adresse in zwei Einheiten von je 8 Bit unterteilt, und diese 8- Bit-Einheiten werden im Zeitmultiplexbetrieb als Reihen bzw. Spaltenadresse eingegeben. Dagegen wird bei einem SRAM eine die Reihenadresse und die Spaltenadresse umfassende 16-Bit-Adresse als eine Einheit eingegeben.

Aufgrund des unterschiedlichen Adressinformationsformats müssen herkömmliche Speichersteuervorrichtungen jeweils an die Art des verwendeten Speichers angepaßt werden.

Aufgabe der Erfindung ist es, eine Speichersteuervorrichtung mit einem breiten allgemeinen Anwendungsgebiet für jegliche Speicherart ungeachtet des Adressinformationsformats, wie es etwa für DRAMs oder SRAMs verwendet wird, zu schaffen,

Diese Aufgabe wird erfindungsgemäß durch eine Speicher-35

steuervorrichtung mit den Merkmalen des Patentanspruchs 1 bzw. 4 ge Löst.

Γ, Die Erfindung wird nachfolgend anhand von Ausf ührungsbe i spielen unter bezug auf die Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild einer Speichersteuervorrichtung gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung,

Fig. 2 ein Blockschaltbild des Adressengenerators

von Fig. 1,

Fig. 3 und 4 Zeitdiagramme zur Erläuterung der Betriebsweise der Schaltungen der Fig. 1 und Z,

Fig. 5 ein Blockschaltbild einer Speichersteuervorrichtung gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung und

Fig. 6 ein Blockschaltbild des Adressenregisters

von Fig. 5.

In den Zeichnungen werden zur Bezeichnung gleicher oder einander entsprechender Elemente dieselben Bezugszeichen ve rwendet.

Fig. 1 z-eigt ein Blockschaltbild eines ersten Ausführungsbeispiels der erfindungsgemäßen Speichersteuervorrichtung für einen Bildspeicher zusammen mit dem Bildspeicher 100 und einer als Kathodenstrahlröhre 200 dargestellten Anzeigeeinheit. Bei Bildspeichern stellt der Bitaufbau im allgemeinen ein Vielfaches von 8 Bits dar. Bei diesem Ausführungsbeispiel wird für den Bildspeicher ein 8 Bit Aufbau

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verwendet, wenn es sich um ein SRAM handelt, da die Zugriffszeit beim DRAM langer als die beiden SRAM ist. Beim DRAM wird dann also die Adressinformation mit jeweils 8 Bit parallel im Zeitmultiplexbetrieb angelegt.

Es sei angenommen, daß der Bildspeicher 100 einen Adressraum von 64K besitzt, der durch eine 16-Bit-Adressinformation dargestellt wird. Der Bildspeicher 100 kann dann aus 16 χ 64K aufgebaut sein, wenn es sich um ein DRAM handelt, oder ^aus 8 χ 64K, wenn es sich um ein SRAM handelt.

Der Schirm der Kathodenstrahlröhre 200 vermag 256 (Spalten) χ 256 (Reihen) Bildpunkte dariustellen. Jeweils 4 Punkte in Spaltenrichtung und 4 Punkte in Reihenrichtung bilden einen Block. Wenn jedem Block als Farbinformation 4 Bits für Vordergrundfarbe FG, Hintergrundfarbe BG und Datenattribut DA zugewiesen sind, dann reicht die Kapazität eines 16 χ 64K Bit DRAMs für 8 Schirmdarstellungen (Bilder), während die Kapazität eines 8 χ 64K Bit SRAMs 4 Schirmdar-Stellungen entspricht.

Bei der Anordnung gemäß Fig. 1 ist der Bildspeicher 100 über Anschlußstifte mit Anschlüssen 10 bis 12 der Speichersteuervorrichtung verbunden. An den Anschluß 10 ist ein erster Bus MD angeschlossen, der dazu dient, im Speicher 100 gespeicherte Bilddaten ID an Eingänge einer Datenverarbeitungsschaltung 20 zu übertragen. Der erste Bus MD ist in einen ersten und einen zweiten Zweig unterteilt. Der erste Zweig ist über eine erste Auffangschaltung (Latch) 13 und der zweite Zweig über eine zweite Auffangschaltung 14, einen Tri-State-Puffer 18 und eine dritte Auffangschaltung 15 mit der Datenverarbeitungsschaltung 20 verbunden.

Der Anschluß 11 ist über einen zweiten Bus MA mit einem Adressgenerator 21 verbunden, um Adressinformationen DAD

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an den Bildspeicher 100 zu übertragen. Der Adressgenerator

21 wird später im einzelnen unter Bezug auf Fig. 2 erläutert.

Der Anschluß 12 ist mit einem dritten Bus MAD verbunden,, der über eine Steuerschaltung 22 mit einem ersten, einem zweiten und einem dritten Tri-State-Puffer 16, 17 und 18 sowohl an die Datenverarbeitungsschaltung 20 als auch den Adressgenerator 21 angeschlossen ist. Der dritte Bus MAD wird in der Steuerschaltung 22 ebenfalls in zwei Zweige
unterteilt. Der eine Zweig führt vom Puffer 16 zum Schaltungsknoten zwischen dem Tri-State-Puffer 18 und der Auffangschaltung 15. Der andere Zweig führt von der Steuerschaltung

22 über den Tri-State-Puffer 17 zum Adressgenerator 21.

Die Tri-State-Puffer 16 und 17 der Steuerschaltung 22 werden komplementär aktiviert, so daß sie wahlweise den dritten Bus MAD zur Lieferung der im Bildspeicher 100 gespeicherten Bilddaten mit der Datenverarbeitungsschaltung 20 verbinden oder zum Empfang weiterer Adressinformationen SAD mit dem Adressgenerator 21 verbinden.

Die Takteingänge CK der ersten Auffangschaltung 13 und

der dritten Auffangschaltung 15 sind mit einem ersten Taktausgang des Adressgenerators 21 verbunden und empfangen
einen ersten Latchpuls LP1, während der Takteingang CK der zweiten Auffangschaltung 14 zum Empfang eines zweiten

Latchpulses LP2 mit einem zweiten Taktausgang des Adressgenerators 21 verbunden ist. Die Auffangschaltungen 13,
15 bzw. 14 halten die vom Bildspeicher gelieferten Bilddaten nach Maßgabe der Latchpulse LPI bzw. LP2. Die Steuereingänge der Tri-State-Puffer 16, 17 und 18 sind zum Empfang eines BetriebsartsignaIs P1 mit einem Betriebsartsigna I-generator 19 verbunden. Der Steuereingang des Puffers 16 ist nicht-invertiert, während die Steuereingänge der Puffer 17 und 18 invertiert sind. Der BetriebsartsignaIgenerat or 19, bei dem es sich typischerweise um ein einfaches 1-Bit-

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Register handelt, ist außerdem mit dem Adressgenerator 21 verbunden. Abhängig davon, ob ein DRAM oder ein SRAM verwendet wird, wird das 1-Bit-Register eine "0" (Logikwert Null) oder eine "1" (Logikwert Eins) ausgeben.

Es wird davon ausgegangen, daß die Anschlüsse 10 bis 12, die Auffangschaltungen 13 bis 15 und die Tri-State-Puffer 16 bis 18 in Fig. 1 je 8 Einheiten der jeweiligen Komponente darstellen. Ebenso wird davon ausgegangen, daß die Busse MD, MA und MAD tatsächlich je 8 Leitungen enthalten, wie dies in der Zeichnung durch den Schrägstrich mit der nebenstehenden Zahl "8" angedeutet ist.

Die Tri-State-Puffer 16, 17 und 18 befinden sich abhängig

vom Betriebsartsignal P1 in einem aktiven Zustand oder einem Zustand hoher Impedanz.. Das Betriebsartsignal P1 wird abhängig davon,, ob als Bildspeicher 100 ein DRAM oder ein SRAM verwendet wird, eingestellt. Bei diesem Ausführungsbeispiel wird das Betriebsartsigna I P1 auf "1" gesetzt, wenn ein DRAM verwendet wird, und auf "0", wenn ein SRAM verwendet wird. Die Datenverarbeitungsschaltung 20 decodiert jeweils 16 Bits der aus dem Bildspeicher 100 ausgelesenen Bilddaten und erzeugt diesen Bilddaten entsprechende Anzeigedaten z.ur Darstellung an der Kathodenstrahlröhre

200. Wenn ein DRAM verwendet wird, erzeugt der Adressgenerator 21 lediglich die Latchpulse LP1 und LP2 sowie die Adressinformationen DAD. Wenn ein SRAM verwendet wird, erzeugt der Adressgenerator 21 sowohl die Adressinformationen DAD, als auch die Adressinformationen SAD.

Unter Bezug auf Fig. 2 soll nun der Adressgenerator 21 von Fig. 1 im einzelnen beschrieben werden. Im Adressgenerator 21 zählt ein Adressenzähler 210 die an seinen Takteingang CK gelangenden Impulse des Latchpulses LP1 und erzeugt an seinen Ausggängen Q0-Q15 ein 16-Bit-AusgangssignaI und

Liefert dieses an einen Adressenscha Lter 212. Die niedrigerwertigen 8 Bits QO-Q7 und die höherwertigen 8 Bits Q8-Q15 des AusgangssignaLs des Adressen zäh Le rs 210 werden getrennt EingangsanschLüssen A bzw. B aes AdressenschaLt ers 212 ge Liefert. Der Adressenscha L ter 212 wähLt nach Maßgabe eines an seinem WähLeingang S anLiegenden Wäh I SteuersignaLs entweder die niedm" ge ruertigen 8 Bits Q0-Q7 oder die höherwert igen 8 Bits Q8-Q15 aus, um sie als Adressinformation DAD auszugeben. Das neunte bis fünfzehnte Bit Q8-Q14 des AusgangssignaLs des Adressenzäh Le rs 210 werden von den höherwertigen 8 Bits abgezweigt und mit dem LatchpuLs LP2 vereinigt. Das vereinigte SignaL wird aLs Adressinformation SAD vom Adressgenerator 21 ausgegeben. In der Adressinformation SAD steLLt der LatchpuLs LP2 das höchstwertige Bit (MSB = most significant bit) von 8 Bits dar. Der Adressgenerator 21 besitzt ferner einen 1/2-TeiLer 211, ein UND-GLied 213 und einen Inverter 214. Der TeiLer 211 teiLt die Frequenz eines Master-TaktsignaLs CK1. Das frequenzgeteiLte Ausgangssigna L des TeiLers 211 wird vom Adressgenerator 21 aLs der schon erwähLte LatchpuLs LP1 ausgegeben. Außerdem Liegt dieses frequenzgeteilte Ausgangssigr.aL am Takteingang CK des AdressenzähLers 210 an. Das frequenzgeteiLte AusgangssignaL des TeiLers 211 wird außerdem an den Interverter 214 angeLegt. Das Ausgangssignal des Inverters 214 wird als der erwähnte Latchpuls LP2 vom Adressgenerator 21 ausgegeben und liegt außerdem an einem Eingang des UND-Glieds 213 an. Es ist der Latchpuls LP2 vom Inverter 214, der, wie oben angegeben, in der kombinierten Adressinformation SAD deren MSB bildet. An dem anderen Eingang des UND-Glieds 213 liegt das Betriebsartsignal P1 an. Wenn das BetriebsartsignaL P1 "1" ist, kann der LatchpuLs LP2 das UND-Glied 213 zum Wähleingang S des Adressenschalters 212 passieren. Dies ist hingegen nicht möglich, wenn das BetriebsartsignaL P1 "0" ist.

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Unter Bezug auf die Fig. 3 und 4, die Zeitdiagramme der verschiedenen Signale darstellen, soll nun die Arbeitsweise des in den Fig. 1 und 2 gezeigten Ausführungsbeispiels im einzelnen beschrieben werden.

Fig. 3 zeigt das Zeitdiagramm für den Fall der Verwendung eines DRAMs als Bildspeicher 100. In diesem Fall wird, wie oben beschrieben, die Adresseninformation für den DRAM-Bildspeicher unter Verwendung eines 8-Bit-Formats als Reihenadresse und Spaltenadresse ausgegeben,und es werden jeweils 16 Bits Bilddaten ausgelesen. Im Betriebsartsignalgenerator 19 ist entsprechend den obigen Erläuterungen eine "1" als Betriebsartsigna I P1 gespeichert.

Der Latchpuls LP2 CF ig - 3c) läuft durch das UND-Glied und liegt als dessen Ausgangssignal am Wähleingang S des Adressenschalters 212 an, da der andere Eingang des UND-Glieds 213 (Fig. 2) konstant mit dem auf "1" gesetzten Betriebsartsignal P1 beaufschlagt ist. Das Ausgangssignal (Fig. 3d) des UND-Glieds 213 stimmt daher mit dem Latchpuls LP2 überein. Der Adressenschalter 212 wählt nach Maßgabe der Werte "1" und "0" des Latchpulses LP2 abwechselnd die niedrigerwertigen 8 Bits Q0-Q7 und die höherwertigen 8 Bits Q8-Q15 des 16 Bit-Ausgangssignals QO- Q15 (Fig. 3e) des Adressenzäh Urs 210, "0000¹¹H, "0001¹¹H, "0002¹¹H, etc. aus (der Zusatz- H bedeutet, daß es sich bei den Daten in " " um Hexadezimalzahlen handelt). Der Adressenschalter 212 gibt demnach abwechselnd die niedrigei— wertigen 8 Bits Q0-Q7 ¹¹OO¹¹H, "01"H, "02"H etc. und die höherwertigen 8 Bits Q8-Q15, '¹OO¹¹H, ¹¹OO¹¹H, ¹¹OO¹¹H, etc. als Adressinformation DAD (Fig. 3f) aus. In Fig. 3 sind die Adressen als Hexadezimalzahlen ausgedrückt. Die 8-Bit-Adressinformation DAD gelangt über den zweiten Bus MAO-? als Reihenadresse und als Spaltenadresse an die

Adresseingänge des DRAM-Bildspeichers 100. Nach Eingabe der

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Spa Ltenadresse werden jeweils zum Zeitpunkt, wo der LatchpuLs LP2 auf "1" geht, die im DRAM-BiLdspeieher 100 gespeicherten Bilddaten IDO, ID1, ID2, etc. (Fig. 3g) ausgegeben und gemäß Darstellung in Fig. 3g abgesetzt.

Bei Verwendung eines DRAM-Bildspeichers 100 wird der Tri-State-Puffer 16 in der Steuerschaltung 22 durch ein "1" Betriebsartsignal P1 aktiv gemacht. Die Tri-State-Puffer 17 und 18 befinden sich dann in einem Zustand hoher Impedanz, und der dritte Bus MAD8-15 wird in den Zustand eines Datenbusses versetzt. Die vom DRAM-Bildspeicher 100 ausgelesenen Bilddaten IDO-7 und ID8-15 gelangen dann über den ersten Bus MDO-7 und den dritten Bus MAD8-15 zu den Auffangschaltungen 13 bzw. 15. Jedesmal wenn der Latchpuls LP1 positiv wird fängt die Auf fang scha Ltung 13 die niedrigerwertigen 8-Bit-BiIddaten IDO-7 und die Auffangschaltung 15 die höherwert igen 8-Bit-BiLddaten ID8-15 auf. Bilddaten IDO-15 von insgesamt 16 Bits (Fig. 3h), die in den Auffangschaltungen 13 und 15 gehalten werden, werden dem-

2Q zufolge an die Datenverarbeitungsschaltung 20 angelegt. Die Datenverarbeitungsschaltung 20 setzt diese Bilddaten IDO-15 in Anzeigedaten DD für die Kathodenstrahlröhre 200 um.

Wie oben beschrieben, wirkt der dritte Bus MAD8-15 bei Benutzung eines DRAMs als Bildspeicher 100 als ein Datenbus. Daher wird die Adresseninformation DAD an den DRAM-Bildspeicher 100 8-bitweise über den zweiten Bus MAO-7 während einer Periode des Latchpulses LP2 im Zeitmultiplex-

verfahren als Reihenadresse bzw. als Spaltenadresse gegeben. Die Bilddaten IDO, ID1 etc. werden über den ersten Bus MDO-7 und den dritten Bus MAD8-15 16-bitweise an die Datenverarbeitungsschaltung 20 geliefert.

Fig. 4 zeigt das Zeitdiagramm für den Fall der Verwendung

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eines SRAHs a Ls Bildspeicher 100. Dem SRAM-BiLdspeieher wird eine 16-Bit-Adresseninformation als Einheit zum Aus-Lesen der gespeicherten Bilddaten geliefert. Der Auslesevorgang der Bilddaten ID aus dem SRAH-BiLdspeieher 100 erfolgt in Einheiten zu je 8 Bits. Bei Verwendung eines SRAMs wird das BetriebsartsignaI P1 vom BetriebsartsignaL-generator 19 auf "0" gesetzt.

Wenn das BetriebsartsignaL P1 "0" ist, dann bLeibt das

Ausgangssignal des UND-Glieds 213 ".0", und der Durchlauf des LatchpuLses LP2 (Fig. 4b) durch das UND-Glied 213 wird verhindert. Wegen des an seinem Wähleingang S anliegenden "0" Ausgangssignals vom UND-Glied 213 bleibt der Adressenschalter 212 auf seinen Eingangsanschluß A geschaltet.

Der Adressenschalter 212 wählt deshaLb nur die niedrigerwertigen 8 Bits QO-QT₇ ¹¹OO¹¹H, "01"H, "02"H₇ etc. (Fig. 4f) des 16-Bit-Ausgangssignals (Fig. 4e) des AdressenzähLers 210 aus. Diese ηiedrigerwertigen 8 Bits Q0-Q7 werden vom Adressgenerator 21 als Adresseninformation DAD ausgegeben.

Die Adresseninformation DAD wird über den zweiten Bus MAO-7 dem SRAM-Bildspeieher 100 geliefert. Die andere 8-Bit-Adresseninformation SAD, in der das MSD durch den LatchpuLs LP2 ersetzt ist, dient aLs weitere Adresseninformation. Jeder Adresseninformation DAD sind daher zwei Adressenin formationen SAD, ¹¹OO¹¹H und "80"H (Fig. 4g) zugeordnet, da der Latchpuls LP2 aLs MSB der Adresseninformation SAD in jeder Periode einen Wechsel zwischen "0" und "1" aufwei st.

Wegen des "0"-BetriebsartsignaLs P1 befinden sich dabei die Tri-State-Puffer 16 und 17 in der Steuerschaltung 22 in einem Zustand hoher Impedanz bzw. einem aktiven Zustand, so daß der dritte Bus MAD8-15 als Adressenbus zur Übermittlung der Adresseninformation SAD an den SRAM-BiIdspeieher 100 dient. Daher erhält der SRAM-BiIdspeicher 100 über den

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zweiten Bus MAO-7 und den dritten Bus MAD8-15 zweimal, pro Periode des LatchpuLses LP2 Adresseninformationen in Einheiten von jeweils 16 Bits. Bei diesen Adresseninformationen handelt es sich während aller "1"-Abschnitte des Latchpulses LP2 jeweils um eine Kombination der Adresseninformation DAD, "00"H, "01"H, "02¹¹H, etc. (Fig. 4f) und der einen Adresseninformation SAD₇ "00"H. Dagegen handelt es sich bei diesen Adresseninformationen während aller "0" Abschnitte des Latchpulses LP2 jeweils um eine Kombination der Adressinformation DAD (Fig. 4f) und der anderen Adressinformation SAD, "80"H. Die Adressinformationen, ¹¹OOOO¹¹H, "0001"Η, "0002"H_y etc. werden dem SRAM-BiIdspeieher 100 während der "0" Abschnitte des Latchpulses LP2 geliefert, während die Adresseninformationen, "800O¹¹H, "8001"H, "8002¹¹H, etc.

dem SRAM-BiIdspeicher 100 während der "1" Abschnitte des Latchpulses LP2 geliefert werden. Der SRAM-BiIdspeieher 100 gibt dann die ηiedrigerwertigen und die höherwertigen 8-Bit-BiIddaten IDOO und ID01, ID10 und ID11, ID20 und ID21, etc. jeweils in jeder Periode des Latchpulses LP2 ab, wie in Fig. 4h gezeigt ist. Die 8-Bit-BiIddaten ID, die vom SRAM-BiIdspeieher 100 ausgelesen werden, werden im Zeitmultiplexverfahren über den ersten Bus MDO-7 übertragen und in den Auffangschaltungen 13 bzw. 14 aufgefangen.

Die Auffangschaltung 14 fängt die Bilddaten IDOO, ID10, ID20 etc., die während eines "0" Abschnitts des Latchpulses LP2 über den ersten Bus MDO-7 geliefert werden, zu dem Zeitpunkt auf, wo der Latchpuls LP2 auf "1" geht. Die so in der Auffangschaltung 14 aufgefangenen Bilddaten IDOO, ID10, ID20, etc. werden über den Tri-State-Puffer 18, der sich aufgrund des "0" Betriebsartsigna I s LP2 an seinem invertierten Steuereingang im aktiven Zustand befindet, an die Auffangschaltung 15 angelegt. Die Auffangschaltung 15 fängt die Bilddaten IDOO, ID10, ID20, etc. jedesmal zu einem Zeitpunkt auf, wo der Latchpuls LP1 auf "1" geht.

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Die Auffangschaltung 13 fängt die Bilddaten IDO1, ID11,

ID20, etc., die während eines "O" Abschnitts des Latchpulses LP1 über den ersten Bus MDO-7 geliefert werden, zu dem Zeitpunkt auf, zu dem der Latchpuls LP1 auf "1" geht. Daher werden die Bilddaten ID01, ID11, ID21, etc. in der Auffangschaltung 13 zu denselben Zeitpunkten aufgefangen, wie die Bilddaten IDOO, ID10, ID20, etc. in der Auffangschaltung 15. Anders ausgedrückt, die Bilddaten von insgesamt 16 Bits sind unterteilt in zwei Bilddaten ID von je 8 Bits in den beiden Auffang schaItungen 15 und 13 zwischengespeichert. Diese beiden 8-Bit-Bi Iddaten ID01 und IDOO werden gleichzeitig an die Datenverarbeitungsschaltung 20 angelegt und dort als komplette Bilddaten IDO (Fig. 4i) verarbeitet.

Es werden dann fortgesetzt weitere 8-Bit-BiLddaten ID11 und ID10, ID21 und ID20 etc., an die Datenverarbeitungsschaltung 20 angelegt und als jeweilige 16-Bit-BiIddaten ID1, ID2 etc. verarbeitet. Die an die Datenverarbeitungs schaltung 20 angelegten Bilddaten IDO, ID1, ID2, etc.

werden in Anzeigedaten DD für die Kathodenstrahlröhre 20 umgesetzt.

Diese Verarbeitung ist die gleiche wie bei der Lieferung von Bilddaten an die Datenverarbeitungsschaltung 20 bei Verwendung eines DRAMs. Daher kann irgendeine Datenverarbeitungsschaltung gleichen Aufbaus sowohl für die Verwendung in Verbindung mit einem DRAM als auch mit einem SRAM verwendet werden, und es ist keine Umsetzereinheit fü^r die Bilddaten erforderlich.

Wie oben beschrieben, wird, wenn ein SRAM als Bildspeicher verwendet wird, der dritte BUS MAD8-15 als ein Adressenbus benutzt. Zu diesem Zweck wird eine Adresseninformation zweimal während einer Periode des Latchpulses LP2 über den

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zweiten Bus MAO-7 und den dritten Bus MAD8-15 gegeben. Die Bilddaten werden auf 8 Bit Basis über den ersten Bus MDO-7 in den Auf fang schaLtungen 13, 14 zwischengespeichert. Die in der Auf fang se ha Ltung 14 zwischengespeicherten BiLddaten werden in die Auf fang scha Ltung 15 eingegeben zur gleichen Zeit, zu der in der Auf fang se ha Ltung 13 Bilddaten aufgefangen werden, so daß Bilddaten des gleichen 16-Bit-Aufbaus wie bei Verwendung eines DRAMs an die Datenverarbeitungsschaltung 20 gegeben werden.

Wie beschrieben^ umfassen die Datenverarbeitungsbusse bei diesem Ausführungsbeispiel einen dritten Bus MAD, der unter der Steuerung durch das Betriebsartsignal P1 des Betriebsartsigna Igenerators 19 entweder als Datenbus oder als Adressenbus wirkt. Die Speichersteuervorrichtung wird damit zu einer MehrzweckbiIdspeiehersteuervorrichtung, die allein durch Einstellen des BetriebsartsignaIs P1 auf entweder "1" oder "0" für ein DRAM oder ein SRAM geeignet ist. Somit bietet die Erfindung den Vorteil, daß dieselbe Speichersteuervorrichtung sowohl für ein DRAM als auch für ein SRAM als Bildspeicher verwendet werden kann.

Bei dem beschriebenen Ausführungsbeispiel ist der Datenaufbau der in den Auffangschaltungen 13, 14 und 15 zwischengespeicherten Bilddaten derselbe unabhängig davon, ob der Bildspeicher ein DRAM oder ein SRAM ist. Die Erfindung besitzt daher den weiteren Vorteil, daß unabhängig von der Art des Speichers dieselbe Datenverarbeitungsschaltung verwendet werden kann.

Wenn die erfindungsgemäße Speicher steuervorrichtung als integrierte Schaltung ausgeführt wird, bietet sich ein zusätzlicher VorteiI dadurch, daß im Vergleich zu herkömmlichen Speichersteuervorrichtungen eine reduzierte Anzahl von Anschlußstiften erforderlich ist, da die An-

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schLußstifte für den dritten Bus MAD sowohl als Datenübertragungsbusstifte a Ls auch als Adressenübertragungsbusstifte verwendet werden. Das voranstehende AusführungsbeispieL wurde in Verbindung mit der Verwendung eines DRAMs und eines SRAMs als Speicher unter schied Li eher Schnittstellen bezüglich der Adresseninformation beschrieben. Die Erfindung ist jedoch nicht hierauf beschränkt. Beispielsweise wird beim obigen Ausführungsbeispie L ein SRAM mit der halben Kapazität eines DRAMs als Bildspeicher 100 verwendet. Es kann jedoch durch Anordnen eines zusätzlichen Adressenbusses MA16 ein SRAM mit gleicher Kapazität wie ein DRAM eingesetzt werden. In diesem Fall würde jedoch der Adressenbus MA16 bei Verwendung eines DRAMs als BiIcspeicher 100 unbenutzt bleiben.

Beim obigen Ausführungsbeispiel wird entweder ein SRAM mit einer Kapazität von 4 Schirmdarstellungen oder ein DRAM mit einer Kapazität von 8 Schirmdarstellungen verwendet. Wenn demgegenüber ein SRAM mit einer Kapazität von 1 Schirm darstellung oder ein DRAM mit einer Kapazität von 2 Schirmdarstellungen verwendet wird, setzt sich die Adresseninformation für den Bildspeicher 100 aus 14 Bits zusammen. Im Fall eines DRAMs sind 8 Bits dieser 14 Bits den Reihenadressen und 6 Bits den SpaLtenadressen zugeordnet.

Unter Bezug auf die Fig. 5 und 6 soll nun als ein zweites Ausführungsbeispiel der Erfindung eine Speichersteuervorrichtung beschrieben werden, die als eine allgemeine Speichersteuervorrichtung geeignet ist, auf welche durch eine Zentraleinheit CCPU) zugegriffen wird.

Fig. 5 zeigt ein Blockschaltbild dieses Ausführungsbeispiels der Erfindung zusammen mit einem Speicher 100 und einer Ausgabevorrichtung 400. Die Speiehersteuervorrichtung von Fig. 5 stimmt mit der des ersten Ausführungsbeispie I s, das

heißt der Bildspeichersteuervorrichtung von Fig. 1 mit
der Ausnahme einer CPU 30, einer SynchronisierschaLtung
31 und der Ausgabevorrichtung 400 überein. Die CPU 30 und die Ausgabevorrichtung 400 ersetzen die Datenvera roeitungsschaltung 20 und die Kathodenstrahlröhre 200 von Fig. 1. Die Synchronisierschaltung 31 ist ergänzt, um die CPU 30 und den Adressgenerator 21 zu synchronisieren, da die
CPU 30 im allgemeinen asynchron zum Mastertakt CK1 arbeitet, der in Verbindung mit dem ersten Ausführungsbeispiel der Fig. 1 und 2 beschrieben wurde. Die Synchronisierschaltung 31 liefert an den Adressgenerator 21 einen Latchtakt CK2, der mit dem Mastertakt CK1 synchron ist, nachdem von der CPU 30 ein AdressmarkiersignaL AS angelegt wurde. Das
AdressmarkiersignaI AS wird erzeugt, um anzuzeigen, daß

eine 16-Bit-Adresseninformation ADO-15 zum Zugriff auf

den Speicehr 100 von der CPU 30 an den Adressgenerator geliefert wird. Die Synch rom" s i e r scha I tung 31 gibt den
Mastertakt CK1 als Latchtakt CK2 aus, unmittelbar nachdem das AdressmarkiersignaI AS von der CPU 30 erzeugt wurde.

Der Adressgenerator 21 setzt die Adressen information ADO-15 von der CPU 30 in Adressendaten DAD und/oder SAD um. Die übrigen Blöcke von Fig. 5 arbeiten in gleicher Weise wie jene von Fig. 1, so daß eine weitere Erläuterung entfallen kann.

Unter bezug auf Fig. 6 soll nun der Adressgenerator 21 des Ausführungsbeispiels von Fig. 5 im einzelnen beschrieben werden. Fig. 6 z-eigt ein Adressenregister 215 zusammen mit der Synchronisierschaltung 31 von Fig. 5. Der Adressgenerator 21 von Fig. 6 stimmt mit dem von Fig. 2 mit der Ausnahme überein, daß das Adressenregister 215 anstelle des Adressenzählers 210 von Fig. 2 eingesetzt ist. Das Adressenregister 215 (Fig. 6) wandelt die Adresseninformation ADO-15, die von der CPU 3D geliefert wird, zu Adressen-

daten DAD und/oder SAD um, und zwar in zuvor beschriebener Weise unter der Steuerung durch den Latchtakt CK2.

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Die übrigen Blöcke von Fig. 6 arbeiten in gleicher Weise wie die von Fig. 2, so daß eine weitere Erläuterung entfa I len kann.

Die Speichersteuervorrichtung der Fig. 5 und 6 dient dazu, den Inhalt irgendeines Speichers, bei dem es sich um ein DRAM oder ein SRAM handeln kann, ohne Änderung der Schaltungsanordnung in eine CPU einzulesen.

Erfindungsgemäß setzt sich ein Bus zu einem Speicher aus einem Datenbus, einem Adressenbus und einem Adressen/Datenbus zusammen, der nach Maßgabe eines Betriebsartsignals zwischen einem Datenbus und einem Adressenbus umschaltbar ist. Dadurch wird es möglich, Speicher mit unterschiedlicher Schnittstelle bezüglich der Adresseninformation zu verwenden, indem einfach das Betriebsartsignal entsprechend eingestellt wird. Die erfindungsgemäße Speichersteuerschaltung kann daher vielfältig verwendet werden. Die Vorteile des ersten Ausführungsbeispiels werden auch mit dem zweiten Ausführungsbeispiel erzielt.

Claims

Patentansprüche

1. Speichersteuervorrichtung zur Verwendung mit einem Speicher (10O)_x in dem Daten gespeichert sind, umfassend

einen Adressgenerator (21) zur Erzeugung einer Adresseninformation zum Auslesen von Daten aus dem Speicher (100), eine DatenverarbeitungsschaLtung (20) zur Verarbeitung der aus dem Speicher (100) ausgeLesenen Daten,

einen ersten Bus (MD) zur übertragung der aus dem Speicher (100) ausgeLesenen Daten an die DatenverarbeitungsschaLtung (20),

einen zweiten Bus (NA) zur übertragung der vom Adressgenerator (21) erzeugten Adresseninformation an den Speicher (100),

einen dritten Bus (MAD) zur wahLweisen übertragung ausgelesener Daten an die DatenverarbeitungsschaLtung (20) wie mit dem ersten Bus (MD) oder zur übertragung von Adressendaten an den Speicher (100) wie mit dem zweiten Bus (MA),

einen Betriebsartsignalgenerator (19) zur Erzeugung eines Betriebsartsignals (PD und

eine Steuerschaltung (22), die zwischen den Betriebsartsigna Lgenerator (19) und den dritten Bus (MAD) geschaltet ist, um die wahlweise Datenübertragung über den dritten Bus

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nach Maßgabe des BetriebsartsignaLs (P1) zu steuern.

2. Speichersteuervorrichtung nach Anspruch 1 ferner umfassend eine BiLdwiedergabeeinrichtung (200), die von der die aus dem Speicher (100) ausgelesenen Daten in Anzeigedaten umwandelnden Datenverarbeitungsschaltung (20) gespe ist wird.

3. Speichersteuervorrichtung nach Anspruch 1 oder 2,

dadurch gekennzeichnet, daß das BetriebsartsignaI (PD abhängig von Aufbau und Arbeitsweise des Speichers (100) ausgewählt wird.

4. Bildspeichersteuervorrichtung/ umfassend einen BiIdspeicher (100) zur Speicherung von Bilddaten an Adressen entsprechend Bildwiedergabebereichen einer Bildwiedergabevorrichtung (20O)₇

einen Adressgenerator (21) zum Erzeugen von Adresseninformationen zum Auslesen entsprechender Bilddaten aus dem Bildspeicher (100),

eine Datenverarbeitungsschaltung (20) zum Umwandeln der Bilddaten in Anzeigedaten zur Wiedergabe auf der Bildwiedergabevorrichtung (200),

einen ersten Bus (MD) zur übertragung der vom BiIdspeicher (100) ausgelesenen Bilddaten an die Datenverarbeitungsschaltung (20),

einen z-weiten Bus (MA) z.ur übertragung der vom Adressgenerator (21) erieugten Adresseninformation an den Bildspeicher (100),

einen dritten Bus (MAD) zur wahlweisen übertragung der Bilddaten an die Datenverarbeitungsschaltung (20) wie mit dem ersten Bus oder zur übertragung der Adressendaten an den Bildspeicher (100) wie mit dem zweiten Bus, einen BetriebsartsignaIgenerator (19) zur Erzeugung eines Betriebsartsignals (P1) und

eine Steuerscha Ltung (22), die zwischen den Betriebsartsigna Lgenerator (19) und den dritten Bus (MAD) geschattet ist, um die wahlweise Datenübertragung über den dritten Bus nach Maßgabe des BetriebsartsignaLs (P1) zu steuern.

5. Bildspeichersteuervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß das Betriebsartsignal abhängig von Aufbau und Arbeitsweise der Bildspeichervorrichtung ausgewählt wird.

6. BiIdspeiehersteuervorrichtung nach einem der Ansprüche 4 oder 5, dadurch gekennzeichnet, daß es sich bei dem Bildspeicher (100) um ein DRAM oder ein SRAM handelt.