DE3689776T2

DE3689776T2 - Zähler mit zweifachem Ziel zur Bildschirm- und Bildspeichererneuerung.

Info

Publication number: DE3689776T2
Application number: DE3689776T
Authority: DE
Inventors: Hector G Romero; Clair Joe C St; James D Wagoner
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1985-02-13
Filing date: 1986-01-02
Publication date: 1994-11-24
Anticipated expiration: 2006-01-03
Also published as: DE3689776D1; EP0194404A3; EP0194404B1; JPS61188585A; CA1236599A; EP0194404A2; US4648032A

Description

Gebiet der Erfindung

Die vorliegende Erfindung betrifft einen Zähler in einem Bilschirmadapter und im besonderen die Nutzung eines solchen Zählers zum Auffrischen sowohl des Bildschirmes als auch des Speichers, der dazu verwendet wird, die Information, die auf dem Bildschirm angezeigt werden soll, zu speichern.

Stand der Technik

Typische Informationsverarbeitungssysteme enthalten einen oder mehrere Bildschirmgeräte zur visuellen Ausgabe von Informationen. Diese visuelle Ausgabe erfolgt in Form von Bildern. Ein solches Bild kann durch ein beliebiges zweidimensionales Feld von Bildpunkten repräsentiert werden, wobei jeder Bildpunkt wiederum durch Bitwerte repräsentiert wird, die an vorgegebenen Positionen eines Speichermatrix gespeichert sind, die aus Spalten und Zeilen von Speichermodulen oder Chips aufgebaut ist. Um eine Bildverarbeitung am Bildschirmgerät durchzuführen, ist es notwendig, daß ein Bild oder ein Teil eines Bildes in einem Speichersystem gespeichert wird, das typischerweise eine Speichermatrix umfaßt. Es müssen Mittel bereitgestellt werden, die einen Zugriff auf Folgen von Bildpunkten entlang jeder beliebigen Zeile- oder Spalte der Speichermatrix gestatten. Ein derartiger Zugriff auf die Speichermatrix wird notwendig, um neue Informationen auf den Bildschirm zu schreiben, aber auch dazu, diese Information auf zufrischen, wie dies bei Bildschirmen mit Kathodenstrahlröhren (CRT cathode ray tube) erforderlich ist.
Beim Aufbau eines Bildschirmadapters, der zur Ansteuerung des Bildschirmes eines Bildschirmgerätes verwendet wird, wird ein Zähler zur Erzeugung der vertikalen und horizontalen Synchronisationssignale benutzt, die wiederum zur Ansteuerung des Bildschirmes oder Monitors dienen. Diese Synchronisationssignale werden aus einer Decodierung der geeigneten Zählwerte abgeleitet, die durch den Zähler erzeugt werden. In hochauflösenden Bildschirmadaptern wird ein Speicher, der als Bildspeicher bekannt ist, verwendet, um die Zeichen oder Informationen, die dargestellt werden sollen, zu speichern. Typischerweise befindet sich der Bildspeicher in einem Speicher mit wahlfreiem Zugriff (RAM). Die Adressen von dynamischen RAMs müssen periodisch aufgefrischt werden, um gültige Daten zu gewährleisten. Die Speicherung der Bits in einem RAM ist nach Zeilen und Spalten organisiert. Um zu sichern, daß der gesamte Speicher ausreichend aufgefrischt wird, müssen alle Zeilen in dem RAM periodisch aufgefrischt werden.
Aufgrund der Zeitbegrenzungen, müssen die zum Auffrischen des RAMs benötigte Adressen getrennt von den normalerweise zum Lesen aus oder Schreiben in den RAM verwendeten Adressen erzeugt werden. Normalerweise kommen die Lese- und Schreibzugriffe vom Hauptprozessor, der den RAM-Inhalt manipuliert. Die Auffrischadressen werden in einer separaten Quelle erzeugt.
US-A-4 069 511 beschreibt ein digitales Bit-Bildspeichersystem, das aus einer Vielzahl Zeilen und Spalten eines RAMs besteht, wobei diese Anordnung kontinuierlich adressiert wird, um gleichzeitig die Information auf dem Bildschirm auf zufrischen und die im RAN gespeicherten Daten zu erhalten. Der RAN wird durch Anlegen des Bildschirm-Auffrischzählers an die RAM-Adreßleitungen aufgefrischt, so daß das RAM-Auffrischen gleichzeitig mit dem Auffrischen des Bildschirmes erfolgt. Bei einem gewöhnlichen dynamischen RAN, wie in dem '511er Patent offenbart, wird dies durch eine solche Anordnung der Adreßleitungen am RAN erreicht, bei der horizontal aufeinanderfolgende Worte und vertikal aufeinanderfolgende Rasterzeilen auf dem Bildschirm in verschiedenen Zeilen des RAMs lokalisiert sind. Auf diese Art und Weise wird auf jede Zeile des RAMs zugegriffen, wenn der Elektronenstrahl der Kathodenstrahlröhre den Bildschirm von links nach rechts und von oben nach unten überstreicht.
WO-A-8 103 234 offenbart eine Vorrichtung zur Anzeige und Speicherung von Fernsehbildinformationen unter Verwendung eines Speichers, auf den von einem Computer zugegriffen werden kann, in dem der Speicher DRAN-Elemente enthält, die in Speicherblökken angeordnet sind und auf die in wiederholenden Zyklen zugegriffen wird.
US-A-4 069 511 offenbart ein digitales Bit-Bildspeichersystem zur Verwendung mit einer visuellen Anzeige, das einen Speicher enthält, der innerhalb des Auffrischintervalles des Bildschirmes aufgefrischt wird.
Probleme entstehen, wenn versucht wird, einen Bildschirm und einen RAN gleichzeitig aufzufrischen und der RAN dem "nibble mode"-Typ entspricht. Ein "nibble mode"-RAN schafft eine wesentliche Verbesserung der Speicherbandbreite dadurch, daß sich Vorteile aus dem Umstand ergeben, daß in vielen Anwendungen der Datentransfer, in oder aus dem RAN in Blöcken oder Paketen erfolgt. Bei der Verwendung eines "nibble mode"-RANs kann man die Adreßleitungen des RANs nicht einfach mit dem Bildschirm-Auffrischzähler verbinden, wie es bei gewöhnlichen dynamischen RANs gemacht wird. Dies ergibt sich daraus, daß ein "nibble mode"-RAN während jedes Zugriffs aufeinanderfolgende Bits aus derselben RAN-Zeile adressiert. Einen Vorteil aus diesen extra Bits aus derselben RAN-Zeile zieht man deshalb, weil im Vergleich mit einem gewöhnlichem dynamischen RAN nur auf einen Teil der Zeilenzahl pro Zeiteinheit zugegriffen werden muß. Die Bits der Spaltenadresse decodieren eines dieser aufeinanderfolgenden Zeilenbits, so daß dann der Zugriff nur auf ein einzelnes Bit erfolgen kann.
Eine weitere Schwierigkeit ergibt sich, wenn der Bildschirm im Zeilensprungverfahren arbeitet. Bei einem Schirm mit Zeilensprungverfahren ist das Bild auf dem Schirm aus zwei Feldern zusammengesetzt. Jedes Feld enthält die Hälfte der Rasterzeilen, die das gesamte Bild ausmachen. Auf dem Bildschirm wechseln die Zeilen aus den beiden Feldern einander ab. Jedoch werden diese beiden Felder hintereinander an den Bildschirm gesendet. Die Verwendung eines Bildschirmes im Zeilensprungverfahren beeinflußt die Gestaltung der Kopplung des Bildschirm-Auffrischzählers mit den Adreßleitungen des "nibble mode"-RANs. Bisher ist nicht bekannt, daß ein einzelner Zähler zum gleichzeitigen Auffrischen eines Bildschirmes im Zeilensprungverfahren und eines "nibble mode"-RANs verwendet wird.

Offenbarung der Erfindung

Dementsprechend ist es eine Aufgabe der vorliegenden Erfindung, eine verbesserte Vorrichtung zum gleichzeitigen Auffrischen eines Speichers und eines Bildschirmes bereitzustellen.
Es ist eine andere Aufgabe der vorliegenden Erfindung, eine Vorrichtung zum Auffrischen eines "nibble mode"-Speichers mit wahlfreiem Zugriff bereitzustellen und zwar unter Verwendung des Ausgangs eines Zählers, der normalerweise zum Auffrischen eines Bildschirmes benutzt wird.
Gemäß dieser und andere Aufgaben wird eine Vorrichtung und eine Methode zum Auffrischen eines Speichers mit wahlfreiem Zugriff (RAN) gleichzeitig mit dem Auffrischen eines Bildschirmes, der mit dem RAN verbunden ist, offenbart. Der Zähler der in Bildschirmadaptern typischerweise zur Erzeugung der vertikalen und horizontalen Synchronisationssignale verwendet wird, die zur Ansteuerung des Bildschirmes dienen, wird ebenfalls zum Auffrischen des RANs verwendet. Die Ausgänge eines derartigen Zählers bilden die Eingangssignale einer Vielzahl von Multiplexern, die zur Erzeugung der Auffrischadressen für den RAN verwendet werden. Die Systemadressen, die zum Lesen und Schreiben von Informationen in den RAN benutzt werden, bilden ebenfalls Eingangssignale für die Vielzahl der Multiplexer. Der hier verwendete Bildschirm arbeitet im Zeilensprungverfahren, wobei das Bild auf dem Bildschirm zwei Felder umfaßt. Jedes Feld besteht aus der Hälfte der Rasterzeilen, die das gesamte Bild ausmachen. Auf dem Bildschirm wechseln die Rasterzeilen aus jedem Feld einander ab, die zwei Felder werden jedoch eins nach dem anderen an den Bildschirm gesendet.
Die Zeilenadressen, die zum Auffrischen des RANs verwendet werden, werden durch einen X-Auffrischzähler erzeugt, der Bitfolgen für jede horizontale Zeile auf dem Bildschirm zählt, durch einen Y-Auffrischzähler, der die Anzahl der abgearbeiteten horizontalen Zeilen des Bildschirmes zählt und durch ein Zeilensprung- Flipflop. Dieses Flipflop gibt an, ob die ungeradzahligen Zeilen oder die geradzahligen Zeilen gerade aufgefrischt werden.
Die hierin offenbarte bevorzugte Ausführungsform benutzt einen "nibble mode"-RAN zum Speichern der Information. Ein "nibble mode"-RAN unterscheidet sich von einem konventionellen dynamischen RAN dadurch, daß anstatt auf ein Bit, wie es für eine einzeln erzeugte Adresse normal ist, auf vier aufeinanderfolgende Datenbits zugegriffen wird. Als Ergebnis dessen, zählt der X- Zähler in einem "nibble mode"-RAN mit einem Viertel der Geschwindigkeit eines X-Zählers eines konventionellen dynamischen RANs. Der X-Zähler in einem "nibble mode"-RAN ist von seiner Größe her auch zwei Bit kleiner als der X-Zähler für ein konventionelles RAN. Weil der X-Zähler im "nibble mode"-RAN sowohl kleiner als auch langsamer ist, werden mehr Bits aus dem Y-Zähler während des Speicherauffrischens verwendet.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Blockschaltbild eines kompletten Anzeigesystems, das einen Speicher gemäß der vorliegenden Erfindung umfaßt.
Fig. 2 ist eine Darstellung der logischen Schaltung für das Multiplexen der Adressen, die zum Auffrischen und Aktualisieren der RAN-Speichermatrix benutzt werden.
Fig. 3 ist ein Impulsdiagramm der Signale, die zum Auffrischen und Aktualisieren der Adressen in der RAN-Speichermatrix benutzt werden.

Bevorzugte Ausführungsform der vorliegenden Erfindung

Fig. 1 illustriert in Form von Funktionsblöcken ein Videoanzeigesystem, in dem die Zählbits des Zähler 11 über einen Bus 12 ausgegeben werden. Diese Zählbits fungieren als Bildschirm/Speicher-Auffrischadressen. Die Bildschirm/Speicher-Auffrischadressen werden sowohl in den Multiplexer 13 als auch in die Synchronisations-Decodierlogik 14 eingespeist. Die Synchronisations- Decodierlogik 14 erzeugt zusammen mit dem Zeilenpuffer 15 die vertikalen und horizontalen Synchronisationssignale, die zum Ansteuern der Anzeige 18 verwendet werden. Die horizontalen und vertikalen Synchronisationssignale werden vom Zeilenpuffer 15 ausgegeben und über die Leitungen 16 bzw. 17 auf die Anzeige 18 geleitet. Die horizontalen und vertikalen Synchronisationssignale werden durch Decodierung der vom Zähler 11 ausgegebenen und über den Bus 12 eingehenden Bildschirm-Auffrischadressen in der Synchronisations-Decodierlogik 14 erzeugt. Die Erzeugung der vertikalen und horizontalen Synchronisationssignale von einem Zähler, wie es der Zähler 11 ist, ist dem Stand der Technik entsprechend wohlbekannt und wird hierin nicht weiter diskutiert.
Die Aktualisierungsadressen für den RAN 21 werden über die Leitung 19 ebenfalls in den Multiplexer 13 eingespeist. Die Speicher-Aktualisierungsadressen, die über die Leitung 19 eingegeben werden, werden verwendet, um Daten aus dem RAN 21 zu lesen oder hineinzuschreiben. Diese Speicher-Aktualisierungsadressen werden im Hauptprozessor des Speichersystems (nicht dargestellt) erzeugt. Aufgrund von Zeitbeschränkungen müssen die Speicher-Auffrischadressen, die zum Auffrischen des RANs 21 verwendet werden, getrennt von den Speicher-Aktualisierungsadressen, die zum Lesen/Schreiben im RAN verwendet werden, ausgeführt sein. Der Multiplexer 13 multiplext die Speicher-Auffrischadressen vom Zähler 11 mit Lese-/Schreibadressen, die über die Leitung 19 eingegeben werden. Die von diesen beiden ausgewählte Adresse wird ausgegeben und über Leitung 22 in den RAN 21 eingespeist.
In der hier beschriebenen bevorzugten Ausführungsform ist der RAN 21 ein 64k mal 8 dynamischer "nibble mode"-Speicher mit wahlfreiem Zugriff. Wie alle dynamischen RANs, müssen auch die Adressen des RANs 21 periodisch aufgefrischt werden, um darin gültige Daten zu behalten. Die im RAN 21 enthaltenen Bits sind in 256 Zeilen und 256 Spalten organisiert. Um zu sichern, daß alle Zellen im RAN 21 ausreichend aufgefrischt werden, müssen alle 256 Zeilen jede 4 Millisekunden aufgefrischt werden. Wie in Fig. 2 gesehen werden kann, umfaßt der Zähler 11 den horizontalen oder X-Zähler 23 den vertikalen oder Y-Zähler 24 und die ungerade/gerade Steuerung 25.
Wie ebenfalls in Fig. 2 zu sehen ist, enthält der Multiplexer 13 die einzelnen Multiplexer 31 bis 38. Jeder der Multiplexer 31 bis 38 hat drei Eingangspaare. Ein erstes Paar Eingänge in diese Multiplexer 31 bis 38 sind die Zeilen/Spalten- Leitung 41 und die System/Refresh-Leitung 42. Abhängig von dem Wert auf Leitung 42 dienen die von den Multiplexern 31 bis 38 auf den RAN 21 gegebenen Adressen entweder zum Auffrischen der Adressen im RAN 21 oder zum Aktualisieren der Adressen im RAN 21. In ähnlicher Weise wirken, abhängig vom Zustand der Leitung 41, die von den Multiplexern 31 bis 38 auf den RAN 21 gegebenen Adressen entweder auf die Zeilen oder auf die Spalten des RANs 21. Die Wechselwirkung zwischen den Leitungen 41 und 42 mit den Multiplexern 31 bis 38 wird mit Bezug auf das in Fig. 3 dargestellte Impulsdiagramm detaillierter erläutert werden.
Die von den X- und Y-Zählern 23 bzw. 24 in die Multiplexer 31 bis 38 eingespeisten Werte sowie die ungerade/gerade Steuerung 25 wirken als Bildschirm/Speicher-Auffrischadressen. Es ist zu beachten, daß diese Eingänge in jeden der Multiplexer 31 bis 38 mit R&sub1; und C&sub1; bezeichnet werden. R und C bezieht sich auf Zeilen (rows) bzw. Spalten (columns) im RAN 21. Zum Beispiel ist das Ausgabebit 0 des X-Zählers 23 das R&sub1;-Eingangssignal des Multiplexers 31 und das Bit 1 vom X-Zähler 23 das R&sub1;-Eingangssignal des Multiplexers 32. Genauso dient das Ausgabebit der ungerade/gerade Steuerung 25 als C&sub1;-Eingangssignal des Multiplexer 31.
Das dritte Eingangspaar der Multiplexer 31 bis 38 wird von den Speicher-Aktualisierungsadressen für den RAN 21 gebildet. Zum Beispiel ist das Speicher-Aktualisierungsadressen-Eingangssignal des Multiplexers 31 die X-Adresse 2, die als Zeilen-Eingangssignal für den Multiplexer 31 dient und die Y-Adresse 0, die als Spalten-Eingangssignal des Multiplexers 31 fungiert. Genauso sind die Y-Adresse 4 und die Y-Adresse 8 die Speicher-Aktualisierungsadressen-Eingangssignale des Multiplexers 38.
Der X-Zähler 23 stellt die Bits 0 bis 3 an den Multiplexern 31 bis 34 bereit. Jedes dieser Bits 0 bis 3 fungiert als Teil einer Bildschirm/Speicher-Auffrischadresse für den RAN 21. Wie zu sehen ist, stellen die Multiplexer 31 bis 38 die Adressen 0 bis 7 für den RAN 21 bereit. Bit 4, das vom Zähler 23 ausgegeben wird, stellt das Spalten-Eingangssignal des Multiplexers 33 für die Bildschirm/Speicher-Auffrischadressen dar. Die Bits 0 bis 3 von Y-Zähler 24 bilden die Zeilen-Eingangssignale der Multiplexer 35 bis 38 und dadurch Teile von Bildschirm/Speicher-Auffrischadressen für den RAN 21. Die Ausgabebits 4 bis 7 des Y-Zählers 24 bilden die Spalten-Eingangssignale der Multiplexer 35 bis 38 und dadurch die Bildschirm/Speicher-Auffrischadressen 4 bis 7 für den RAN 21.
Wie im vorhergehenden bereits dargestellt wurde, werden sowohl die Speicher-Auffrischadressen als auch die Bildschirm-Auffrischadressen durch den Zähler 11 erzeugt. Der X-Zähler 23 erzeugt die Adressen, die zum Auffrischen der gesamten Länge jeder horizontalen Zeile auf der Anzeige 18 benötigt werden. Der Y- Zähler 24 erzeugt die Adressen, die zum Auffrischen der gesamten auf der Anzeige 18 vorhandenen Zeilen benötigt werden, während die ungerade/gerade Steuerung 25 bestimmt, ob die ungeradzahligen oder die geradzahligen Zeilennummern der Anzeige 18 zum jeweiligen Zeitpunkt gerade aufgefrischt werden. In der bevorzugten Ausführungsform ist die ungerade/gerade Steuerung 25 ein Flipflop, das dann seinen Zustand ändert, wenn ein komplettes Zeilenfeld der Anzeige 18 aufgefrischt worden ist. In der hier offenbarten bevorzugten Ausführungsform umfaßt die Anzeige 18 512 Zeilen mit jeweils 720 Punkten auf jeder Zeile. Die Zeit zum Auffrischen jeder Zeile beträgt 40 Mikrosekunden. Der X-Zähler 23 wird nach je 32 Punktzeiten um ein Bit inkrementiert. Dies entspricht 1,4 Mikrosekunden. Der Y-Zähler wird nach jeder Zeile um ein Bit inkrementiert, was 40 Mikrosekunden entspricht.
Die primäre Nutzung der Zähler 23 und 24 ist das Auffrischen der Anzeige 18, aber es ist ebenfalls wünschenswert, die Ausgänge der Zähler 23 und 24 so anzuordnen, daß auf alle 256 Zeilenadressen im RAN 21 in weniger als 4 Millisekunden zugegriffen werden kann. Indem dies getan wird, werden alle 256 Zeilenadressen schneller aufgefrischt als jeweils 100 Zeilen der Anzeige 18. Die Ausgabe der Zeilenadressen vom Multiplexer 13 an den RAN 21 umfaßt 8 Bits, wobei einige davon vom X-Zähler 23 und einige vom Y-Zähler 24 kommen müssen, wie dies weiter oben bereits beschrieben worden ist. Die ausgewählte Zusammensetzung der Zählerbits besteht aus 4 Bits vom X-Zähler 23 und 4 Bits vom Y-Zähler 24. Die ausgewählten Bits sind X0, X1, X2, X3, Y0, Y1, Y2, und Y3. Mit dieser Bitkombination werden 16 der 256 Zeilenadresse im RAN 21 mit jeder Zeile zusammen aufgefrischt und alle 256 Adressen werden alle 16 Zeilen aufgefrischt. Es dauert etwa 640 Mikrosekunden bis ein solcher Auffrischzyklus abgeschlossen ist, was weit unterhalb der wünschenswerten Zeitgrenze von 4 Millisekunden liegt.
Fig. 3 zeigt die genauen Zeitabläufe für das Bildschirmauffrischen/Speicherauffrischen und das Aktualisieren des Speichers sowie die Zeilen/Spalten-Freigabeintervalle. Während dem Zeitintervall 51 findet das Bildschirmauffrischen/Speicherauffrischen statt. Zu dieser Zeit ist die Leitung 42, die den S&sub1;-Eingang jedes Multiplexers 31 bis 38 bildet, in einem ersten Zustand und gestattet somit das Auffrischen der Anzeige 18 und des RANs 21. Die Ausgabeadressen 0 bis 7 der Multiplexern 31 bis 38 geben den RAN zum Auffrischen frei. Während eines Teiles des Zeitintervalles 51 werden die Zeilenadressen des RANs 21 aufgefrischt, wogegen in der verbleibenden Zeit während des Zeitintervalles 51 die Spaltenadressen des RANs 21 aufgefrischt werden. Die Zeilen/Spalten-Leitung 41, die den S&sub0;-Eingang der Multiplexer 31 bis 38 bildet, bestimmt, ob im RAN 21 während des Zeitintervalles 51 gerade die Zeilen oder die Spalten aufgefrischt werden. Während des ersten Teiles des Zeitintervalles 51 ist die Leitung 41 in einem ersten Zustand und die Multiplexer 31 bis 38 geben die Zeilenadressen auf den RAN 21. Während des späteren Teiles des Zeitintervalles 51 geben die Multiplexer 31 bis 38 die Spaltenadressen auf den RAN 21, weil die Leitung 41 sich in einem zweiten Zustand befindet.
Während des Zeitintervalles 52 wird der RAN 21 mit den Speicher- Aktualisierungsadressen versorgt, um den Inhalt der Zellen im RAN 21 zu verändern. Leitung 42, die den S&sub1;-Eingang der Multiplexer 31 bis 38 bildet, ist jetzt in einem zweiten Zustand. Folglich geben die Multiplexer 31 bis 38 jetzt die Speicher-Aktualisierungsadressen zum RAN 21 und nicht die Speicher-Auffrischadressen aus. Zum Beispiel wird zu dieser Zeit entweder die X-Adresse 2 (R&sub2;-Eingang) oder die Y-Adresse 0 (C&sub2;-Eingang) vom Multiplexer 31 als Adreßbit 0 zum RAN 21 ausgegeben. Abhängig vom Zustand der Leitung 41, repräsentiert dieses Adreßbit 0 entweder ein Zeilen- oder ein Spaltenadreßbit. Während des ersten Teiles des Zeitintervalles 52 bewirkt der S&sub0;-Eingang des Multiplexers 31, daß die X-Adresse 2 oder der R&sub2;-Eingang des Multiplexers 31 als Adreßbit 0 auf den RAN 21 gegeben wird. Dieses Adreßbit 0 würde als 0 Zeilenbit im RAN 21 dienen. In ähnlicher Weise wird während des späteren Teiles des Zeitintervalles 52 die Leitung 41 umschalten und damit den Y-Adresse-0-Eingang des Multiplexers 31 auf den Ausgang schalten und als Spaltenadreßbit 0 auf den RAN 21 geben. Die Multiplexer 32 bis 38 arbeiten auf dieselbe Art und Weise wie der Multiplexer 31 und werden nicht weiter detailliert beschrieben.

Claims

1. Bildspeichersystem umfassend:

- Mittel (21) zum Speichern der Informationsbits in einer Vielzahl von Zeilen und Spalten, wobei diese Information ein Bild repräsentiert, das auf einem Bildschirm dargestellt (187) werden soll,

- ein Zählermittel (11) zur Generierung der vertikalen und horizontalen Synchronisationssignale, das verwendet wird um das Bildschirmgerät anzusteuern, dadurch gekennzeichnet, daß

das Zählermittel weiterhin einen ersten 5-Bit-X-Zähler (23), einen zweiten 8-Bit-Y-Zähler (24) und eine Flipflop-Schaltung (25) enthält, die immer dann schaltet, wenn ein komplettes Feld Zeilen des Bildschirmes (18) aufgefrischt wird;

und daß es desweiteren enthält:

- Multiplexermittel (13), die einen ersten Eingang (12) haben, der mit dem Ausgang des Zählers (11) verbunden ist sowie einen zweiten Eingang, der die Speicher-Aktualisierungsadressen für das Speichermittel (21) empfängt, um daraus die Adressen zu erzeugen, die zur Adressierung des Speichermittels (21) verwendet werden, wobei der Multiplexer weiterhin enthält:

einen Satz von acht einzelnen Multiplexern (31 bis 38), die drei Eingangspaare besitzen,

diese Eingangspaare der einzelnen Multiplexer enthalten ein erstes Paar (S0, S1), das aus einer ZEILEN/SPALTEN-Leitung (41) besteht, über die beeinflußt wird, ob der Adreßausgang der Multiplexer zur Adressierung entweder der Zeilen oder der Spalten des Speichermittels (21) verwendet wird sowie aus einer SYSTEM/REFRESH-Leitung (42), über die beeinflußt wird, ob der Adreßausgang der Multiplexer zum Auffrischen oder zum Aktualisieren der Adressen des Speichermittels (21) verwendet wird,

diese Eingangspaare umfassen ein zweites Paar Eingangsanschlüsse R1 und C1, die zur Steuerung des Bildschirm/Speicher-Auffrischvorganges mit dem Ausgang des Zählermittels verbunden sind, wobei die R1-Eingänge des Ersten (31), Zweiten (32), Dritten (33) und Vierten (34) der besagten Multiplexer an den ersten (Bit 0), den zweiten (Bit 1), den dritten (Bit 2) bzw. den vierten (Bit 3) Ausgangsanschluß des 5-Bit-X-Zählers (23) angeschlossen sind,

und die R1-Eingänge des Fünften (35), Sechsten (36), Siebenten (37) und Achten (38) der besagten Multiplexer an den ersten (Bit 0), den zweiten (Bit 1), den dritten (Bit 2) bzw. den vierten (Bit 3) Ausgangsanschluß des 8-Bit-Y-Zählers (24) angeschlossen sind,

der C1-Eingang des ersten einzelnen Multiplexers (31) ist an den Ausgang der Flipflop-Schaltung angeschlossen,

der C1-Eingang des zweiten einzelnen Multiplexers (32) ist an den siebenten (Bit 6) Ausgangsanschluß des 8-Bit-Y-Zählers (24) angeschlossen,

der C1-Eingang des dritten einzelnen Multiplexers (33) ist an den fünften (Bit 4) Ausgangsanschluß des 5-Bit-X-Zählers (23) angeschlossen,

der C1-Eingang des vierten einzelnen Multiplexers (34) ist an einen Spannungspegel angeschlossen, der ein LOW-Signal repräsentiert,

die C1-Eingänge des fünften (35) und sechsten (36) einzelnen Multiplexers sind an den fünften (Bit 6) bzw. den sechsten (Bit 5) Ausgangsanschluß des 8-Bit-Y-Zählers (24) angeschlossen,

der C1-Eingang des siebenten einzelnen Multiplexers (37) ist an einen Spannungspegel angeschlossen, der ein LOW-Signal repräsentiert,

der C1-Eingang des achten einzelnen Multiplexers (38) ist an den achten (Bit 7) Ausgangsanschluß des 8-Bit-Y-Zählers (24) angeschlossen,

diese Paare umfassen weiterhin ein drittes Paar Anschlüsse, R2 und C2, das die Speicher-Aktualisierungsadressen von einem Zentralprozessor empfängt, die für das Speichermittel (21) bereitgestellt werden müssen,

wobei die R2-Eingänge des ersten (31), zweiten (32), dritten (33), vierten (34), fünften (35), sechsten (36), siebenten (37) bzw. achten (38) einzelnen Multiplexers die X- Adresse 2, die X-Adresse 3, die X-Adresse 4, die X-Adresse 5, die Y-Adresse 1, die Y-Adresse 2, die Y-Adresse 3 bzw. die Y-Adresse 4 empfangen und

die C2-Eingänge des ersten (31), zweiten (32), dritten (33), vierten (34), fünften (35), sechsten (36), siebenten (37) bzw. achten (38) einzelnen Multiplexers die Y- Adresse 0, die Y-Adresse 7, die X-Adresse 6, die X-Adresse 1, die Y-Adresse 5, die Y-Adresse 6, die X-Adresse 0 bzw. die Y-Adresse 8 empfangen

und wobei die zur Erzeugung der vertikalen und horizontalen Synchronisationssignale verwendeten Zählermittel auch das Auffrischen der RAN-Speichermittel (21) gestatten.

2. Bildspeichersystem nach Anspruch 1, dadurch gekennzeichnet, daß das Speichermittel (21) einen "nibble mode"-Speicher mit wahlfreiem Zugriff umfaßt, wobei bei jedem Zugriff mehrere aufeinanderfolgende Bits verfügbar sind.

3. Bildspeichersystem nach Anspruch 1, dadurch gekennzeichnet, daß das Anzeigemittel einen Bildschirm umfaßt, der im Zeilensprungverfahren betrieben wird und der mindestens über zwei Felder zum Zusammensetzen des Bildes verfügt.

4. Bildspeichersystem nach Anspruch 3, dadurch gekennzeichnet, daß jedes der mindestens zwei Felder die gleiche Zeilenanzahl umfaßt und daß das Zusammensetzen des Bildes dadurch erfolgt, daß die Zeilen aus jedem der mindestens zwei Felder einander abwechseln.

5. Bildspeichersystem nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Speichermittel ein 64k·8- RAN-Speicher ist.