JPH07117886B2 - デ−タ制御装置 - Google Patents
デ−タ制御装置Info
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- JPH07117886B2 JPH07117886B2 JP60266118A JP26611885A JPH07117886B2 JP H07117886 B2 JPH07117886 B2 JP H07117886B2 JP 60266118 A JP60266118 A JP 60266118A JP 26611885 A JP26611885 A JP 26611885A JP H07117886 B2 JPH07117886 B2 JP H07117886B2
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- gate
- ram
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
- G06K15/02—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers
- G06K15/18—Conditioning data for presenting it to the physical printing elements
- G06K15/1848—Generation of the printable image
- G06K15/1856—Generation of the printable image characterized by its workflow
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ホストから転送されるコードデータ等の文
章情報をランダムアクセスメモリに転送展開するデータ
制御装置に関するものである。
章情報をランダムアクセスメモリに転送展開するデータ
制御装置に関するものである。
従来、ホストコンピュータ等から送出されるコードデー
タ等の文章情報を内部のランダムアクセスメモリ上にビ
ットイメージとして展開し、展開終了後、読み出し出力
する方式のレーザビームプリンタ等の文章出力装置にお
いては、前記ランダムアクセスメモリ（以下RAMと云
う）へのビットデータの書き込みは、いわゆる重ね書き
を行う必要がある。
タ等の文章情報を内部のランダムアクセスメモリ上にビ
ットイメージとして展開し、展開終了後、読み出し出力
する方式のレーザビームプリンタ等の文章出力装置にお
いては、前記ランダムアクセスメモリ（以下RAMと云
う）へのビットデータの書き込みは、いわゆる重ね書き
を行う必要がある。
すなわち、第５図（ａ）に示すパターンを出力する場合
は、第５図（ｂ）に示すパターンをRAMにまず書き込ん
だ後、第５図（ｃ）に示すパターンを重ね書きするわけ
である。
は、第５図（ｂ）に示すパターンをRAMにまず書き込ん
だ後、第５図（ｃ）に示すパターンを重ね書きするわけ
である。
書き込むべきパターンが単に書くだけのものか、重ね書
きを必要とするものかを判別することは非常に難しいの
で、あらかじめ書き込むべきRAMをクリアしておく必要
がある。従って、RAM上に展開し終り、これを再び読み
出して印字を終了した部分については、その都度クリア
しておく必要がある。
きを必要とするものかを判別することは非常に難しいの
で、あらかじめ書き込むべきRAMをクリアしておく必要
がある。従って、RAM上に展開し終り、これを再び読み
出して印字を終了した部分については、その都度クリア
しておく必要がある。
一方、同一のページを複数枚出力するような場合は、RA
Mから読み出して印字を終了した部分について、その都
度クリアしたのではホストコンピュータから送出される
同一のコードデータをコピー枚数に応じてRAM上に複数
回同一のビットイメージを展開しなければならない。
Mから読み出して印字を終了した部分について、その都
度クリアしたのではホストコンピュータから送出される
同一のコードデータをコピー枚数に応じてRAM上に複数
回同一のビットイメージを展開しなければならない。
このため、文章出力装置が低速でCPU（制御部）の処理
速度が十分に間に合うものであれは、CPUのみの動作に
よって実現できるが、レーザビームプリンタ等の高速の
文章出力装置においては、CPUの動作では間に合わず、
高速のサブプロセッサを使用してCPUと並列処理を行う
のが通常であり、そのため、処理装置全体が非常に高価
になってしまう等の問題点があった。
速度が十分に間に合うものであれは、CPUのみの動作に
よって実現できるが、レーザビームプリンタ等の高速の
文章出力装置においては、CPUの動作では間に合わず、
高速のサブプロセッサを使用してCPUと並列処理を行う
のが通常であり、そのため、処理装置全体が非常に高価
になってしまう等の問題点があった。
この発明は、上記の問題点を解決するためになされたも
ので、記憶されたデータと入力されるデータとの入出力
状態を遮断状態または転送状態に切り換え設定しながら
記憶媒体に記憶されたデータと入力データとの合成デー
タまたはクリアデータを生成して記憶媒体に書き込むこ
とにより、簡単な構成で記憶手段に対する合成データ書
き込みと消去データ書き込みとを高速に行えるデータ制
御装置を提供することを目的とする。
ので、記憶されたデータと入力されるデータとの入出力
状態を遮断状態または転送状態に切り換え設定しながら
記憶媒体に記憶されたデータと入力データとの合成デー
タまたはクリアデータを生成して記憶媒体に書き込むこ
とにより、簡単な構成で記憶手段に対する合成データ書
き込みと消去データ書き込みとを高速に行えるデータ制
御装置を提供することを目的とする。
この発明に係るデータ制御装置は、データを記憶する記
憶手段への１回のアドレス指定で、当該アドレスのデー
タの読み出し及び書き込みを行うデータ制御装置であっ
て、前記記憶手段から読み出された第１のデータをラッ
チするラッチ手段と、前記ラッチ手段でラッチされた前
記第１のデータを転送／遮断する第１の転送／遮断手段
と、前記第１のデータとは異なる第２のデータを転送／
遮断する第２の転送／遮断手段と、前記第１の転送／遮
断手段と前記第２の転送／遮断手段が遮断状態である場
合、前記記憶手段に記憶されている前記第１のデータを
出力手段へ転送すると共に、前記記憶手段に記憶されて
いる第１のデータをクリアするためのＬレベルのデータ
を生成して前記記憶手段に書き込み、前記第１の転送／
遮断手段と前記第２の転送／遮断手段が転送状態である
場合、前記ラッチ手段でラッチされている前記第１のデ
ータと前記第２のデータを合成したデータを生成して前
記記憶手段に書き込む制御手段とを具備するものであ
る。
憶手段への１回のアドレス指定で、当該アドレスのデー
タの読み出し及び書き込みを行うデータ制御装置であっ
て、前記記憶手段から読み出された第１のデータをラッ
チするラッチ手段と、前記ラッチ手段でラッチされた前
記第１のデータを転送／遮断する第１の転送／遮断手段
と、前記第１のデータとは異なる第２のデータを転送／
遮断する第２の転送／遮断手段と、前記第１の転送／遮
断手段と前記第２の転送／遮断手段が遮断状態である場
合、前記記憶手段に記憶されている前記第１のデータを
出力手段へ転送すると共に、前記記憶手段に記憶されて
いる第１のデータをクリアするためのＬレベルのデータ
を生成して前記記憶手段に書き込み、前記第１の転送／
遮断手段と前記第２の転送／遮断手段が転送状態である
場合、前記ラッチ手段でラッチされている前記第１のデ
ータと前記第２のデータを合成したデータを生成して前
記記憶手段に書き込む制御手段とを具備するものであ
る。
［作用］ この発明においては、記憶手段への１回のアドレス指定
でアドレスの読み出し及び書き込みを行うデータ制御装
置において書き込み手段により第１の転送／遮断手段と
前記第２の転送／手段手段が遮断状態である場合、前記
記憶手段に記憶されている前記第１のデータを出力手段
へ転送すると共に、前記記憶手段に記憶されている第１
のデータをクリアするためのＬレベルのデータを生成し
て前記記憶手段に書き込み、前記第１の転送／遮断手段
と前記第２の転送／遮断手段が転送状態である場合、前
記ラッチ手段でラッチされている前記第１のデータと前
記第２のデータを合成したデータを生成して前記記憶手
段に書き込むことを可能とする。
でアドレスの読み出し及び書き込みを行うデータ制御装
置において書き込み手段により第１の転送／遮断手段と
前記第２の転送／手段手段が遮断状態である場合、前記
記憶手段に記憶されている前記第１のデータを出力手段
へ転送すると共に、前記記憶手段に記憶されている第１
のデータをクリアするためのＬレベルのデータを生成し
て前記記憶手段に書き込み、前記第１の転送／遮断手段
と前記第２の転送／遮断手段が転送状態である場合、前
記ラッチ手段でラッチされている前記第１のデータと前
記第２のデータを合成したデータを生成して前記記憶手
段に書き込むことを可能とする。
第１図はこの発明の一実施例を示すデータ制御装置の構
成を説明するブロック図であり、１は例えば８ビットで
構成されるCPUの双方向データバスであり、文字のビッ
トイメージデータが転送される。２は例えば16ビットの
アドレスバスで、RAM7の書き込みアドレスおよび読み出
しアドレスを指定する。3,4はアンドゲートで、アンド
ゲート出力3a,4aを出力する。5,6はオアゲートで、オア
ゲート出力5a,6aを出力する。８はラッチで、RAM7から
読み出されるリードデータ7aをラッチする。９はスリー
ステートゲートで、CPUのリード／ライト信号10の状態
に応じてラッチ出力8aをゲート出力9aとして双方向デー
タバス１に出力する。11は状態信号で、コピー出力時、
RAM7をCPUのリード動作時にクリアしない場合、CPUのリ
ード動作時に『Ｈ』レベルとなり、RAM7をCPUのリード
動作時にクリアする場合、CPUのリード動作時に『Ｌ』
レベルとなる。なお、CPUのライト時は、状態信号11は
『Ｈ』，『Ｌ』レベルのどちらであっても構わない。12
はタイミング信号発生装置で、CPUから送出される起動
信号13に同期して、ラッチ８にイネーブル信号12aを送
出するとともに、RAM7に書き込み信号12bを送出する。
成を説明するブロック図であり、１は例えば８ビットで
構成されるCPUの双方向データバスであり、文字のビッ
トイメージデータが転送される。２は例えば16ビットの
アドレスバスで、RAM7の書き込みアドレスおよび読み出
しアドレスを指定する。3,4はアンドゲートで、アンド
ゲート出力3a,4aを出力する。5,6はオアゲートで、オア
ゲート出力5a,6aを出力する。８はラッチで、RAM7から
読み出されるリードデータ7aをラッチする。９はスリー
ステートゲートで、CPUのリード／ライト信号10の状態
に応じてラッチ出力8aをゲート出力9aとして双方向デー
タバス１に出力する。11は状態信号で、コピー出力時、
RAM7をCPUのリード動作時にクリアしない場合、CPUのリ
ード動作時に『Ｈ』レベルとなり、RAM7をCPUのリード
動作時にクリアする場合、CPUのリード動作時に『Ｌ』
レベルとなる。なお、CPUのライト時は、状態信号11は
『Ｈ』，『Ｌ』レベルのどちらであっても構わない。12
はタイミング信号発生装置で、CPUから送出される起動
信号13に同期して、ラッチ８にイネーブル信号12aを送
出するとともに、RAM7に書き込み信号12bを送出する。
この様に構成されたデータ制御装置において、書き込み
手段（オアゲート５）により第１の転送／遮断手段（ア
ンドゲート４）と前記第２の転送／遮断手段（アンドゲ
ート３）が遮断状態（閉じた状態）である場合、前記記
憶手段（RAM7）に記憶されている前記第１のデータをシ
リアするためのデータを生成してRAM7に書き込み、前記
アンドゲート４とアンドゲート３が転送状態（開いた状
態）である場合、ラッチ８でラッチされている前記第１
のデータと前記第２のデータを合成したデータを生成し
てRAM7に書き込み、RAM7に記憶されたデータと入力デー
タとの合成データまたはクリアデータを生成してRAM7に
書き込むことを可能とする。
手段（オアゲート５）により第１の転送／遮断手段（ア
ンドゲート４）と前記第２の転送／遮断手段（アンドゲ
ート３）が遮断状態（閉じた状態）である場合、前記記
憶手段（RAM7）に記憶されている前記第１のデータをシ
リアするためのデータを生成してRAM7に書き込み、前記
アンドゲート４とアンドゲート３が転送状態（開いた状
態）である場合、ラッチ８でラッチされている前記第１
のデータと前記第２のデータを合成したデータを生成し
てRAM7に書き込み、RAM7に記憶されたデータと入力デー
タとの合成データまたはクリアデータを生成してRAM7に
書き込むことを可能とする。
次に第２図（ａ）〜（ｉ）を参照しながらRAM7への重ね
書き込みタイミング制御動作について説明する。
書き込みタイミング制御動作について説明する。
第２図（ａ）〜（ｉ）は第１図に示すRAM7への重ね書き
動作を説明するタイミングチャートであり、同図（ａ）
は起動信号13を示し、同図（ｂ）はイネーブル信号12a
を示し、同図（ｃ）は書き込み信号12bを示し、同図
（ｄ）はリード／ライト信号10を示し、同図（ｅ）は状
態信号11で、『Ｈ』レベル状態である。同図（ｆ）はア
ドレスバス２の状態を示し、同図（ｇ）は双方向データ
バス１上の、例えば文字等のドットパターンデータ1aを
示し、同図（ｈ）はリードデータ7aを示し、同図（ｉ）
はオアゲート出力（重ね書きデータ）5aを示している。
動作を説明するタイミングチャートであり、同図（ａ）
は起動信号13を示し、同図（ｂ）はイネーブル信号12a
を示し、同図（ｃ）は書き込み信号12bを示し、同図
（ｄ）はリード／ライト信号10を示し、同図（ｅ）は状
態信号11で、『Ｈ』レベル状態である。同図（ｆ）はア
ドレスバス２の状態を示し、同図（ｇ）は双方向データ
バス１上の、例えば文字等のドットパターンデータ1aを
示し、同図（ｈ）はリードデータ7aを示し、同図（ｉ）
はオアゲート出力（重ね書きデータ）5aを示している。
図示しないホスト装置から送出されるコード情報は、や
はり図示しないCPUによって対応するドットパターン情
報（第２図（ｇ）に示すドットパターンデータ1a）に変
換され、双方向データバス１に出力される。次いで、CP
Uは双方向データバス１に出力したドットパターンデー
タ1aをRAM7上に展開するため、RAM7に対しアドレスバス
２にアドレス情報を出力し、リード／ライト信号10を
『Ｈ』レベルに設定する。その後、タイミング信号発生
装置12に起動信号13を送出し、タイミング信号発生装置
12を起動させる。
はり図示しないCPUによって対応するドットパターン情
報（第２図（ｇ）に示すドットパターンデータ1a）に変
換され、双方向データバス１に出力される。次いで、CP
Uは双方向データバス１に出力したドットパターンデー
タ1aをRAM7上に展開するため、RAM7に対しアドレスバス
２にアドレス情報を出力し、リード／ライト信号10を
『Ｈ』レベルに設定する。その後、タイミング信号発生
装置12に起動信号13を送出し、タイミング信号発生装置
12を起動させる。
アドレスバス２よりアドレス情報を受けたRAM7は所定の
アクセスタイムを経た後、リードデータ7aをラッチ８に
対して第２図（ｈ）に示すタイミングＴ時に出力する。
ラッチ８はリードデータ7aをタイミング信号発生装置12
より出力されるイネーブル信号12aに同期してラッチす
る。このとき、リード／ライト信号10は『Ｈ』レベルで
あるため、アンドゲート3,4は開いている。従って、ラ
ッチ出力8aとアンドゲート出力4aおよび双方向データバ
ス１の内容とアンドゲート出力3aとはそれぞれ一致す
る。なお、オアゲート６において、リード／ライト信号
10は『Ｈ』レベルであるため、状態信号11の『H,L』レ
ベルに関わらず、オアゲート６のオアゲート出力6aは
『Ｈ』レベルとなることは云うまでもない。また、この
とき、スリーステートゲート９は閉じている。
アクセスタイムを経た後、リードデータ7aをラッチ８に
対して第２図（ｈ）に示すタイミングＴ時に出力する。
ラッチ８はリードデータ7aをタイミング信号発生装置12
より出力されるイネーブル信号12aに同期してラッチす
る。このとき、リード／ライト信号10は『Ｈ』レベルで
あるため、アンドゲート3,4は開いている。従って、ラ
ッチ出力8aとアンドゲート出力4aおよび双方向データバ
ス１の内容とアンドゲート出力3aとはそれぞれ一致す
る。なお、オアゲート６において、リード／ライト信号
10は『Ｈ』レベルであるため、状態信号11の『H,L』レ
ベルに関わらず、オアゲート６のオアゲート出力6aは
『Ｈ』レベルとなることは云うまでもない。また、この
とき、スリーステートゲート９は閉じている。
また、アンドゲート出力4aとアンドゲート出力3aはオア
ゲート５により論理和がとられ、オアゲート出力5aとし
てタイミング信号発生装置12より出力される書き込み信
号12bに同期してRAM7に書き込まれる。これにより、RAM
7に書き込まれていたデータとデータバス１上のデータ
とのオア情報が再度RAM7に書き込まれ、重ね書きが行わ
れる。
ゲート５により論理和がとられ、オアゲート出力5aとし
てタイミング信号発生装置12より出力される書き込み信
号12bに同期してRAM7に書き込まれる。これにより、RAM
7に書き込まれていたデータとデータバス１上のデータ
とのオア情報が再度RAM7に書き込まれ、重ね書きが行わ
れる。
次に第３図（ａ）〜（ｉ）を参照しながら第１図に示す
RAM7の消去タイミング制御動作について説明する。
RAM7の消去タイミング制御動作について説明する。
第３図（ａ）〜（ｉ）は第１図に示すRAM7の消去動作を
説明するタイミングチャートであり、第２図（ａ）〜
（ｉ）と同一のものには同じ符号を付している。RAM7上
に展開されたドットパターンデータ1aは展開完了後、図
示しない印字部へ送られる。この際、RAM7上に展開され
たドットパターンデータ1aを１枚しか出力しない場合お
よび一旦送られてきたドットパターンデータはもはや保
存する必要がなく、重ね書きの都合上もその部分のアド
レスのRAM7の内容はクリアする必要がある。CPUはRAM7
上に展開されたドットパターンデータ1aを双方向データ
バス１を介して図示しない印字部へ送るため、RAM7の内
容を読み出すためにRAM7に対してアドレス情報をアドレ
スバス２に送るとともに、リード／ライト信号10を
『Ｌ』レベル、状態信号11を『Ｌ』レベルに設定する。
さらに第３図（ａ）に示すタイミングで、タイミング信
号発生装置12を起動させる。次いで、所定のアクセスタ
イムを経た後、RAM7からはリードデータ7aが出力され、
イネーブル信号12aに同期してラッチ８にラッチされ
る。このとき、リード／ライト信号10は『Ｌ』レベルで
あるため、スリーステートゲート９は開いており、双方
向データバス１へRAM7からのリードデータ7aと同一の内
容が送り込まれる。また、リード／ライト信号10および
状態信号11ともに『Ｌ』レベルであるため、オアゲート
出力6aは『Ｌ』レベルとなり、その結果、アンドゲート
４およびアンドゲート３は閉じた状態となる。従って、
アンドゲート出力4a,3aはいずれも全て『Ｌ』レベルで
あり、よってオアゲート出力5aも『Ｌ』レベルとなる。
このため、タイミング信号発生装置12より出力される書
き込み信号12bに同期してRAM7には全て『Ｌ』レベルで
あるオアゲート出力5aが書き込まれ、結果としてRAM7が
クリアされる。
説明するタイミングチャートであり、第２図（ａ）〜
（ｉ）と同一のものには同じ符号を付している。RAM7上
に展開されたドットパターンデータ1aは展開完了後、図
示しない印字部へ送られる。この際、RAM7上に展開され
たドットパターンデータ1aを１枚しか出力しない場合お
よび一旦送られてきたドットパターンデータはもはや保
存する必要がなく、重ね書きの都合上もその部分のアド
レスのRAM7の内容はクリアする必要がある。CPUはRAM7
上に展開されたドットパターンデータ1aを双方向データ
バス１を介して図示しない印字部へ送るため、RAM7の内
容を読み出すためにRAM7に対してアドレス情報をアドレ
スバス２に送るとともに、リード／ライト信号10を
『Ｌ』レベル、状態信号11を『Ｌ』レベルに設定する。
さらに第３図（ａ）に示すタイミングで、タイミング信
号発生装置12を起動させる。次いで、所定のアクセスタ
イムを経た後、RAM7からはリードデータ7aが出力され、
イネーブル信号12aに同期してラッチ８にラッチされ
る。このとき、リード／ライト信号10は『Ｌ』レベルで
あるため、スリーステートゲート９は開いており、双方
向データバス１へRAM7からのリードデータ7aと同一の内
容が送り込まれる。また、リード／ライト信号10および
状態信号11ともに『Ｌ』レベルであるため、オアゲート
出力6aは『Ｌ』レベルとなり、その結果、アンドゲート
４およびアンドゲート３は閉じた状態となる。従って、
アンドゲート出力4a,3aはいずれも全て『Ｌ』レベルで
あり、よってオアゲート出力5aも『Ｌ』レベルとなる。
このため、タイミング信号発生装置12より出力される書
き込み信号12bに同期してRAM7には全て『Ｌ』レベルで
あるオアゲート出力5aが書き込まれ、結果としてRAM7が
クリアされる。
次に第４図（ａ）〜（ｉ）を参照しながら複数枚出力時
におけるCPUのリード動作について説明する。
におけるCPUのリード動作について説明する。
第４図（ａ）〜（ｉ）は第１図の動作を説明するタイミ
ングチャートであり、第２図（ａ）〜（ｉ）と同一のも
のには同じ符号を付している。
ングチャートであり、第２図（ａ）〜（ｉ）と同一のも
のには同じ符号を付している。
複数枚のコピーを行う場合は、前述した１枚のみの出力
時とは異なり、RAM7からドットパターンデータ1aを読み
出し、印字に送る都度RAM7をクリアする必要はなく、複
数枚の内の最後のページについてのみ前述のようにクリ
アすればよい。
時とは異なり、RAM7からドットパターンデータ1aを読み
出し、印字に送る都度RAM7をクリアする必要はなく、複
数枚の内の最後のページについてのみ前述のようにクリ
アすればよい。
CPUは前述のクリアする場合と同様にRAM7に対してアド
レスバス２に対してアドレス情報（第４図（ｆ）に示
す）を送るとともに、リード／ライト信号10（第４図
（ｄ）に示す）を『Ｌ』レベルにする。一方、状態信号
11（第４図（ｅ）に示す）は前述のクリア時とは異な
り、『Ｈ』レベルとする。さらに、タイミング信号発生
装置12に起動信号13（第４図（ａ）に示す）を送り起動
をかけ、所定のアクセスタイムの後、RAM7からはリード
データ7a（第４図（ｈ）に示す）が出力されイネーブル
信号12a（第４図（ｂ）に示す）に同期してラッチ８に
ラッチされる。このとき、リード／ライト信号10は
『Ｌ』レベルであるため、スリーステートゲート９は開
き、アンドゲート３は閉じた状態となっている。従っ
て、RAM7から送出されるリードデータ7aと同一の内容が
双方向データバス１に送られる。また、このとき、アン
ドゲート出力3aは全て『Ｌ』レベルとなっていて、状態
信号11が『Ｈ』レベルであるので、オアゲート６のオア
ゲート出力6aは必ず『Ｈ』レベルとなり、アンドゲート
４は開いている。よってラッチ８のラッチ出力8aとアン
ドゲート出力4aと同じ情報となる。このとき、アンドゲ
ート出力3aは全て『Ｌ』レベルであるため、ラッチ出力
8aとアンドゲート出力5a（第４図（ｉ）に示す）とは同
じ情報となる。このため、RAM7へはタイミング信号発生
装置12から出力する書き込み信号12bに同期してリード
データ7aと同一のアンドゲート出力5aが書き込まれる。
すなわち、RAM7の内容は何ら変化することなく、前のデ
ータが保存されることになる。そして、複数枚コピーの
時の最終枚目は、前述のクリア時と同様に状態信号11を
『Ｌ』レベルに設定することで、同様にRAM7上のデータ
をクリアできる。
レスバス２に対してアドレス情報（第４図（ｆ）に示
す）を送るとともに、リード／ライト信号10（第４図
（ｄ）に示す）を『Ｌ』レベルにする。一方、状態信号
11（第４図（ｅ）に示す）は前述のクリア時とは異な
り、『Ｈ』レベルとする。さらに、タイミング信号発生
装置12に起動信号13（第４図（ａ）に示す）を送り起動
をかけ、所定のアクセスタイムの後、RAM7からはリード
データ7a（第４図（ｈ）に示す）が出力されイネーブル
信号12a（第４図（ｂ）に示す）に同期してラッチ８に
ラッチされる。このとき、リード／ライト信号10は
『Ｌ』レベルであるため、スリーステートゲート９は開
き、アンドゲート３は閉じた状態となっている。従っ
て、RAM7から送出されるリードデータ7aと同一の内容が
双方向データバス１に送られる。また、このとき、アン
ドゲート出力3aは全て『Ｌ』レベルとなっていて、状態
信号11が『Ｈ』レベルであるので、オアゲート６のオア
ゲート出力6aは必ず『Ｈ』レベルとなり、アンドゲート
４は開いている。よってラッチ８のラッチ出力8aとアン
ドゲート出力4aと同じ情報となる。このとき、アンドゲ
ート出力3aは全て『Ｌ』レベルであるため、ラッチ出力
8aとアンドゲート出力5a（第４図（ｉ）に示す）とは同
じ情報となる。このため、RAM7へはタイミング信号発生
装置12から出力する書き込み信号12bに同期してリード
データ7aと同一のアンドゲート出力5aが書き込まれる。
すなわち、RAM7の内容は何ら変化することなく、前のデ
ータが保存されることになる。そして、複数枚コピーの
時の最終枚目は、前述のクリア時と同様に状態信号11を
『Ｌ』レベルに設定することで、同様にRAM7上のデータ
をクリアできる。
以上説明したように、この発明は制御部の読出し制御に
並行して、ランダムアクセスメモリより読み出されるビ
ットイメージの消去タイミングを制御するとともに、制
御部の書込み制御に並行して、ランダムアクセスメモリ
に展開されたビットイメージへの重ね書きタイミングを
制御するタイミング信号発生手段を設けたので、制御
部、例えばCPUの処理速度を著しく向上できるととも
に、CPUの負担を大幅に低減できる。また、同一のタイ
ミング信号発生手段によりタイミングを制御できるの
で、高速処理の必要なプリンタに対しても高価なプロセ
ッサを設けることなく、データの高速処理を行える等の
利点を有する。
並行して、ランダムアクセスメモリより読み出されるビ
ットイメージの消去タイミングを制御するとともに、制
御部の書込み制御に並行して、ランダムアクセスメモリ
に展開されたビットイメージへの重ね書きタイミングを
制御するタイミング信号発生手段を設けたので、制御
部、例えばCPUの処理速度を著しく向上できるととも
に、CPUの負担を大幅に低減できる。また、同一のタイ
ミング信号発生手段によりタイミングを制御できるの
で、高速処理の必要なプリンタに対しても高価なプロセ
ッサを設けることなく、データの高速処理を行える等の
利点を有する。
以上説明したように、本実施例によれば、第１の転送／
遮断手段（アンドゲート４）と第２の転送／遮断手段
（アンドゲート３）が遮断状態である場合、記憶手段
（RAM7）に記憶されている第１のデータを出力手段（図
示しない印字部）へ転送すると共に、記憶手段（RAM7）
に記憶されている第１のデータをクリアするためのＬレ
ベルのデータを生成して記憶手段（RAM7）に書き込み、
第１の転送／遮断手段（アンドゲート４）と第２の転送
／遮断手段（アンドゲート３）が転送状態である場合、
ラッチ手段（ラッチ８）でラッチされている第１のデー
タと新たな第２のデータを合成したデータを生成して記
憶手段（RAM7）に書き込むことができる。
遮断手段（アンドゲート４）と第２の転送／遮断手段
（アンドゲート３）が遮断状態である場合、記憶手段
（RAM7）に記憶されている第１のデータを出力手段（図
示しない印字部）へ転送すると共に、記憶手段（RAM7）
に記憶されている第１のデータをクリアするためのＬレ
ベルのデータを生成して記憶手段（RAM7）に書き込み、
第１の転送／遮断手段（アンドゲート４）と第２の転送
／遮断手段（アンドゲート３）が転送状態である場合、
ラッチ手段（ラッチ８）でラッチされている第１のデー
タと新たな第２のデータを合成したデータを生成して記
憶手段（RAM7）に書き込むことができる。
以上、説明したように、本発明によれば、簡単な構成で
メモリに記憶されたデータと入力データとの合成データ
またはクリアデータを生成してメモリに書き込め、更に
メモリに記憶されたイメージデータが読み出されるとと
もに、メモリには０データ（Ｌレベルデータ）が書き込
まれ、メモリから必要なデータを読み出す操作だけでメ
モリがクリアできるという効果を奏する。
メモリに記憶されたデータと入力データとの合成データ
またはクリアデータを生成してメモリに書き込め、更に
メモリに記憶されたイメージデータが読み出されるとと
もに、メモリには０データ（Ｌレベルデータ）が書き込
まれ、メモリから必要なデータを読み出す操作だけでメ
モリがクリアできるという効果を奏する。
第１図はこの発明の一実施例を示すデータ制御装置の構
成を説明するブロック図、第２図（ａ）〜（ｉ）は第１
図に示すRAMへの重ね書き動作を説明するタイミングチ
ャート、第３図（ａ）〜（ｉ）は第１図に示すRAMの消
去動作を説明するタイミングチャート、第４図（ａ）〜
（ｉ）は第１図の動作を説明するタイミングチャート、
第５図（ａ）〜（ｃ）はパターンの重ね合せを説明する
模式図である。 図中、１は双方向データバス、２はアドレスバス、3,4
はアンドゲート、5,6はオアゲート、７はRAM、８はラッ
チ、９はスリーステートゲート、12はタイミング信号発
生装置である。
成を説明するブロック図、第２図（ａ）〜（ｉ）は第１
図に示すRAMへの重ね書き動作を説明するタイミングチ
ャート、第３図（ａ）〜（ｉ）は第１図に示すRAMの消
去動作を説明するタイミングチャート、第４図（ａ）〜
（ｉ）は第１図の動作を説明するタイミングチャート、
第５図（ａ）〜（ｃ）はパターンの重ね合せを説明する
模式図である。 図中、１は双方向データバス、２はアドレスバス、3,4
はアンドゲート、5,6はオアゲート、７はRAM、８はラッ
チ、９はスリーステートゲート、12はタイミング信号発
生装置である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 五十嵐 優 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 鈴木 保人 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 本田 和幸 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 秋元 浩一郎 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (56)参考文献 特開 昭57−136683（ＪＰ，Ａ)
Claims (1)
- 【請求項１】データを記憶する記憶手段への１回のアド
レス指定で、当該アドレスのデータの読み出し及び書き
込みを行うデータ制御装置であって、 前記記憶手段から読み出された第１のデータをラッチす
るラッチ手段と、 前記ラッチ手段でラッチされた前記第１のデータを転送
／遮断する第１の転送／遮断手段と、 前記第１のデータとは異なる第２のデータを転送／遮断
する第２の転送／遮断手段と、 前記第１の転送／遮断手段と前記第２の転送／遮断手段
が遮断状態である場合、前記記憶手段に記憶されている
前記第１のデータを出力手段へ転送すると共に、前記記
憶手段に記憶されている第１のデータをクリアするため
のＬレベルのデータを生成して前記記憶手段に書き込
み、 前記第１の転送／遮断手段と前記第２の転送／遮断手段
が転送状態である場合、前記ラッチ手段でラッチされて
いる前記第１のデータと前記第２のデータを合成したデ
ータを生成して前記記憶手段に書き込む制御手段とを具
備することを特徴とするデータ制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266118A JPH07117886B2 (ja) | 1985-11-28 | 1985-11-28 | デ−タ制御装置 |
| US09/390,984 US6577313B1 (en) | 1985-11-28 | 1995-02-07 | Image data control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266118A JPH07117886B2 (ja) | 1985-11-28 | 1985-11-28 | デ−タ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62126431A JPS62126431A (ja) | 1987-06-08 |
| JPH07117886B2 true JPH07117886B2 (ja) | 1995-12-18 |
Family
ID=17426570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60266118A Expired - Lifetime JPH07117886B2 (ja) | 1985-11-28 | 1985-11-28 | デ−タ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6577313B1 (ja) |
| JP (1) | JPH07117886B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8139264B2 (en) * | 2006-09-21 | 2012-03-20 | Xerox Corporation | System and method of overwriting image data with random patterns |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS559742B2 (ja) * | 1974-06-20 | 1980-03-12 | ||
| US4270125A (en) * | 1976-09-13 | 1981-05-26 | Rca Corporation | Display system |
| FR2461305B1 (fr) * | 1979-07-06 | 1985-12-06 | Thomson Csf | Systeme indicateur cartographique destine plus particulierement a la navigation aerienne |
| JPS57136683A (en) * | 1981-02-18 | 1982-08-23 | Nippon Electric Co | Image data processor |
| JPS58103266A (ja) * | 1981-12-15 | 1983-06-20 | Toshiba Corp | 文字画像処理装置 |
| JPS58184668A (ja) * | 1982-04-22 | 1983-10-28 | Fanuc Ltd | メモリの書込み制御方式 |
| DE3380465D1 (en) * | 1982-09-20 | 1989-09-28 | Toshiba Kk | Video ram write control apparatus |
| EP0112414B1 (en) * | 1982-12-22 | 1987-09-09 | International Business Machines Corporation | Image transformations on an interactive raster scan or matrix display |
| US4658299A (en) | 1983-10-12 | 1987-04-14 | Canon Kabushiki Kaisha | Image processing system |
| US4688190A (en) * | 1983-10-31 | 1987-08-18 | Sun Microsystems, Inc. | High speed frame buffer refresh apparatus and method |
| JPS6162980A (ja) * | 1984-09-05 | 1986-03-31 | Hitachi Ltd | 画像メモリ周辺ｌｓｉ |
| US4701863A (en) * | 1984-12-14 | 1987-10-20 | Honeywell Information Systems Inc. | Apparatus for distortion free clearing of a display during a single frame time |
| US4750107A (en) * | 1985-01-07 | 1988-06-07 | Unisys Corporation | Printer-tape data link processor with DMA slave controller which automatically switches between dual output control data chomels |
| US4648032A (en) * | 1985-02-13 | 1987-03-03 | International Business Machines Corporation | Dual purpose screen/memory refresh counter |
| US4833596A (en) * | 1985-02-28 | 1989-05-23 | International Business Machines Corporation | Logical arrangement for controlling use of different system displays by main processor and co-processor |
| JPS62256088A (ja) * | 1986-04-30 | 1987-11-07 | Toshiba Corp | 画像処理装置 |
-
1985
- 1985-11-28 JP JP60266118A patent/JPH07117886B2/ja not_active Expired - Lifetime
-
1995
- 1995-02-07 US US09/390,984 patent/US6577313B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6577313B1 (en) | 2003-06-10 |
| JPS62126431A (ja) | 1987-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |