JPH0744452A - メモリアクセス回路 - Google Patents

Abstract

(57)【要約】 【構成】 各アドレスに対してフラグを設けてフラグメ
モリ１０８にそのフラグを格納し、読み出し時にビット
マップメモリ１０７とフラグメモリ１０８を同時にアク
セスし、フラグの内容により、ビットマップメモリ１０
７からのデータ，固定データ“０”を選択し、ビデオ転
送時には、ビットマップメモリ１０７からのデータを読
み取ると同時に、フラグメモリ１０８に固定データ
“０”を選択するフラグを書き込む。 【効果】 １ページ分のビットマップを記録部に転送
し、転送終了後、次ページのためにビットマップメモリ
をクリアすることなく、次ページのビットマップデータ
をビットマップに展開できるため、次ページの展開時間
を短くすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばビットイメージ
のようなデータを書き込むビットマップメモリ等に対す
るメモリアクセス回路に関するものである。

【０００２】

【従来の技術】ホストコンピュータ等から送られてくる
コードデータ等の文章情報を内部のメモリ上にビットイ
メージとして展開し、然る後に、これを読み出してレー
ザープリンタ等に出力する出力装置においては、紙等に
出力した後、次の出力のために、メモリ上に展開された
ビットイメージを消去している。

【０００３】

【発明が解決しようとする課題】しかしながら、１ペー
ジを出力した後にメモリを消去すると、メモリに対する
アクセス時間が長くなるため、次のページの処理時間が
長くなるという欠点を有している。

【０００４】また、ビットイメージが展開されたメモリ
からデータを読み出し、出力装置にデータを転送する
際、メモリの内容を消去する方法も考えられるが、この
方法は紙等が途中で詰まったりすると、再度ビットイメ
ージを展開し直さなければならないという欠点を有して
いる。

【０００５】よって本発明の目的は上述の点に鑑み、ビ
ットマップデータを次のページのためにクリアすること
なく、次ページの展開時間を短縮したメモリアクセス回
路を提供することにある。

【０００６】

【課題を解決するための手段】かかる目的を達成するた
めに、本発明は、ＣＰＵとメモリとの間に介在して該メ
モリへのデータ入出力制御を行うメモリアクセス回路で
あって、前記メモリの各アドレスに対して、書き込み動
作があったか否か、又は、前記メモリの各アドレスに対
して、データを読み取り画像出力部へデータを転送した
か否かを表すフラグを各アドレス毎に記憶するフラグ記
憶手段と、前記フラグに応じて、前記ＣＰＵからのデー
タ読み取りに対して前記メモリをアクセスし該メモリの
データを該ＣＰＵに返すか、あるいは、前記メモリをア
クセスすることなく所定の固定データを前記ＣＰＵに返
すかを選択するデータ選択手段とを備えたものである。

【０００７】

【作用】本発明によれば、メモリの各アドレスに対応し
てアクセスがあったかどうかを示すフラグを備え、この
フラグを基に、既にアクセスしたメモリのアドレスに対
しては、メモリに格納されているデータを読み取り、ア
クセスされていないメモリのアドレスに対してはメモリ
の読み出しを行うことなく、固定のデータを読み出しデ
ータとすることで、１ページ分のビットマップデータを
出力装置に送出した後、ビットマップデータを次のペー
ジのためにクリアする処理を省略することができる。

【０００８】

【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。

【０００９】図１は、本実施例によるレーザビームプリ
ンタの構成を示す概略ブロック図である。

【００１０】図１において、１は装置全体の制御を行う
ＣＰＵ、２は本装置の制御プログラム，エラー処理用プ
ログラム等を格納したＲＯＭである。３は各種プログラ
ム実行中のワークエリアおよびエラー処理時の一時退避
エリアとして用いるＲＡＭである。

【００１１】４はホストコンピュータ等の上位装置から
文章情報等の画像データを入力する入力部、５はホスト
コンピュータ等の上位装置から入力した画像データ、即
ち文字コードデータをビットイメージに変換するキャラ
クタジェネレータ部、６は後述するビットマップメモリ
７にキャラクタジェネレータ部５でビットマップイメー
ジ化したビットイメージデータのリード／ライトを制御
するメモリリード／ライト部である。

【００１２】７は、メモリリード／ライト部６によりビ
ットイメージデータの書き込み、あるいは、読み込みが
行われるビットマップメモリである。

【００１３】８はメモリリード／ライト部６から出力さ
れるビットイメージデータをビデオ変換するビデオ変換
部、９はビデオ変換部８の出力するビデオ信号に基づい
て文字等をビーム光で印刷するプリンタ部である。

【００１４】図２は、本実施例によるメモリリード／ラ
イト部６の構成を示す概略回路図である。

【００１５】図２において、１０１はメモリリード／ラ
イト部６全体のタイミング制御を行うタイミング発生回
路、１０２はタイミング発生回路１００を起動するため
ＣＰＵ１から出力される起動信号である。

【００１６】１０３は、ビットイメージデータをビット
マップメモリ７へ書き込む書き込みモードか、あるい
は、読み込む読み込みモードかを識別するリード／ライ
ト（以下、Ｒ／Ｗという）信号である。このＲ／Ｗ信号
１０３は読み込みの時を“Ｈ”レベル、書き込みの時を
“Ｌ”レベルとしてＣＰＵ１よりタイミング発生回路１
０１に送出される。

【００１７】１０４は、ビットマップメモリ７上のビッ
トイメージデータを、ビデオ変換部８に転送する時を
“Ｌ”レベル，転送しない時を“Ｈ”レベルとしてＣＰ
Ｕ１からタイミング発生回路１００に送出するビデオ転
送信号である。

【００１８】１０９はＣＰＵ１がビットマップメモリ１
０７の所定のアドレスをアクセスするアドレスバス、１
１０はビットイメージデータを伝送するデータバスであ
る。１０５は、タイミング発生回路１０１から出力され
る出力イネーブル信号１１２が“Ｌ”レベルの時、ＣＰ
Ｕ１からのデータ１１０を受け、そのデータを出力１１
１つまり、ビットマップメモリ１０７へのデータとし、
出力イネーブル信号１１２が“Ｈ”レベルの時、出力１
１１はディセーブルとなるバッファである。

【００１９】１０６はデータセレクタであり、タイミン
グ発生回路１０１から出力されるセレクト信号１１４が
“Ｌ”レベルの時データ“０”を、“Ｈ”レベルのと
き、ビットマップメモリ１０７からの出力データ１１１
を選択し、その出力は、タイミング発生回路１０１から
の出力イネーブル信号が“Ｌ”レベルの時イネーブルと
なり、“Ｈ”レベルの時、ディセーブルとなる。

【００２０】１０８は、ビットマップメモリ１０７のア
ドレスに対応したフラグを格納するフラグメモリであ
り、タイミング発生回路１０１から出力されるフラブメ
モリリードライト信号１１７により、リード／ライドが
制御され、そのデータ１１５は、タイミング発生回路１
０１から出力され、ＣＰＵ１から書き込み時はレベル
“Ｈ”になり、ビデオ転送時つまり、ビデオ変換部８に
データ転送する際、ビデオ転送信号１０４がレベル
“Ｌ”の時はレベル“Ｌ”となる。

【００２１】１１６は、ビットマップメモリ１０７をリ
ード／ライトする信号であり、“Ｌ”レベルで書き込み
を“Ｈ”レベルで読み出しを示し、タイミング発生回路
１０１に制御される。

【００２２】１０５は、タイミング発生回路１０１から
出力されるリード／ライトアクセス終了信号であり、
“Ｌ”レベルでリード／ライトアクセスが終了したこと
を示す。

【００２３】（書き込み動作説明，図３参照）図３は、
本実施例のメモリリード／ライト部６を用いたＣＰＵ１
からビットマップメモリ７へのデータ書き込み処理を示
すタイミングチャートである。

【００２４】まずＣＰＵ１は、ビットマップメモリ７ヘ
のアドレスと書き込みデータのそれぞれをアドレスバス
１０９，データバス１１０に出力する（タイミングＴ１
０）。またこの時、リード／ライト信号（Ｒ／Ｗバー）
１０３を“Ｌ”レベルにして書き込み動作であることを
知らせるとともに、起動信号１０２を“Ｌ”レベルにす
る。これにより、タイミング発生回路１０１が動作を開
始する。

【００２５】タイミング発生回路１０１は、バッファ１
０５の出力イネーブル信号１１２を“Ｌ”レベルにし、
メモリデータバス１１１にＣＰＵ１からのデータ１１０
を転送する（タイミングＴ１１）。

【００２６】また、この時、フラグメモリ１０８のフラ
グデータ１１５を“Ｈ”レベルにする。次に、タイミン
グ発生回路１０１はビットマップメモリＲ／Ｗバー信号
１１６，フラグメモリＲ／Ｗバー信号１１７を“Ｌ”レ
ベルにし、書き込み動作を開始する（タイミングＴ１
２）。

【００２７】書き込みに要する所定の時間が経過すると
前記各メモリのＲ／Ｗバー信号を“Ｈ”レベルにし、書
き込み動作を終了するとともに、ＣＰＵ１に対して終了
信号１０５を“Ｌ”レベルにし、終了したことを通知す
る（タイミング１３）。

【００２８】ＣＰＵ１は、これを受けて起動信号１０２
を“Ｈ”レベルにして書き込み動作を終了させ、タイミ
ング発生回路１０１は、終了信号を“Ｈ”レベルにし
て、初期状態となる（タイミングＴ１４）。

【００２９】（読み込み動作説明，図４参照）図４は、
本実施例のメモリリード／ライト部６を用いたＣＰＵ１
からビットマップメモリ７への読み込み処理を示すタイ
ミングチャートである。

【００３０】まずＣＰＵ１は書き込み動作と同様に、ビ
ットマップメモリ７へのアドレスをアドレスバス１０９
に出力する。またこの時、リード／ライト信号１０３を
“Ｈ”レベルにして読み込み動作であることを知らせる
とともに、起動信号１０２を“Ｌ”レベルにする。これ
により、タイミング発生回路１０１が動作を開始する
（タイミングＴ２０）。

【００３１】タイミング発生回路１０１は、セレクタ１
０６の出力イネーブル信号１１３を“Ｌ”レベルにし、
出力をイネーブルにする（タイミングＴ２１）。

【００３２】またこの時、フラグメモリ１０８に格納さ
れたフラグデータ１１５が確定する。ここにおいては、
既にビットマップメモリ１０７に対して書き込み処理が
行われていたものとし、“Ｈ”レベルが出力される。タ
イミング発生回路１０１はこれを受けて、セレクタ１０
６へのセレクト信号１１３を“Ｈ”レベルに、ビットマ
ップメモリ１０７のデータバス１１１を選択する（タイ
ミングＴ２２）。

【００３３】タイミング発生回路１０１は終了信号１０
５を“Ｌ”レベルにし、ＣＰＵ１に対して、ビットマッ
プメモリ１０７からのデータが確定したことを通知する
（タイミングＴ２３）。

【００３４】ＣＰＵ１はこれを受けて、起動信号２を
“Ｈ”レベルにすることでタイミング発生回路１０１へ
読み込み動作が終了したことを伝え、タイミング発生回
路１０１は、これを受け初期状態となる。

【００３５】次に、フラグメモリ１０８に格納されたフ
ラグが“Ｌ”レベル、つまり書き込み動作が行われてい
ないアドレスをアクセスした場合を説明する。

【００３６】ＣＰＵ１が起動信号１０２を”Ｌ”レベル
にし、タイミング発生回路１０１に起動をかける（タイ
ミングＴ２５）と、フラグメモリ１０８からフラグデー
タが読み出され、“Ｌ”レベルとなる（タイミングＴ２
６）。

【００３７】タイミング発生回路１０１はこれを受け
て、セレクタ６のセレクト信号１１４を“Ｈ”レベルに
してデータ“０”側を選択し、ＣＰＵ１には“データ
０”が取り込まれることになる。

【００３８】（ビデオ転送動作説明，図５参照）ＣＰＵ
１は、読み出し動作と同様に起動信号２を“Ｌ”レベル
にするとともに、ビデオ転送信号１０４を“Ｌ”レベル
にし、ビデオ転送であることをタイミング発生回路１０
１に通知する。タイミング発生回路１０１はセレクタ１
０６のセレクト信号１１４を“Ｈ”レベルとし、ビット
マップメモリ１０７のデータバスを選択するともに、フ
ラグメモリ１０８に対してフラグデータ１１５を“Ｌ”
レベルにする（タイミングＴ３１）。

【００３９】タイミング発生回路１０１は、フラグメモ
リ１０８のリード／ライト信号１１７を“Ｌ”レベルに
して、フラグデータ“Ｌ”レベルを書き込む（タイミン
グＴ３２）。

【００４０】次に、リード／ライト信号１１７を“Ｈ”
レベルにして書き込み動作を終了すると共に、ＣＰＵ１
に対してビットマップメモリ１０７からのデータが確定
したことを通知する。（タイミングＴ３３）。

【００４１】以上のように、各アドレスに対してフラグ
を設け、書き込み時には“Ｈ”レベルのフラグを書き込
み、またビデオ転送時には“Ｌ”レベルのフラグを書き
込み、フラグのレベルにより、ビットマップメモリから
の読み込みデータを“０”にするか、それとも、ビット
マップメモリからのデータを選択する。

【００４２】次に、他の実施例について説明する。

【００４３】上記の実施例では、ビデオ転送時にＣＰＵ
１がビットマップメモリ１０７からデータ読み込むよう
に説明したが、ＣＰＵ１の代わりにＤＭＡにより、ＣＰ
Ｕ１を介さず、ビデオ転送をすることができる。

【００４４】また、フラグメモリ１０８を高速なメモリ
にすることで、ビットマップメモリ１０７が低速なメモ
リである場合においても、未だ書き込み動作が行われて
いないアドレスをアクセスすると、フラグメモリ１０８
のフラグにて、データ“０”を選択することにより、高
速にビットマップメモリ１０７のデータ“０”を読み取
ったこととすることができる。

【００４５】

【発明の効果】以上説明したように本発明では、各アド
レスに対してフラグを設けてフラグメモリにそのフラグ
を格納し、読み出し時にビットマップメモリとフラグメ
モリを同時にアクセスし、フラグの内容により、ビット
マップメモリからのデータ，固定データ“０”を選択
し、ビデオ転送時には、ビットマップメモリからのデー
タを読み取ると同時に、フラグメモリに固定データ
“０”を選択するフラグを書き込む構成としてあるの
で、１ページ分のビットマップを記録部に転送し、転送
終了後、次ページのためにビットマップメモリをクリア
することなく、次ページのビットマップデータをビット
マップに展開できるため、次ページの展開時間を短くす
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるレーザビームプリンタ
の構成を示す概略ブロック図である。

【図２】本実施例によるメモリリード／ライト部６の構
成を示す概略構成図である。

【図３】本実施例における書き込み動作のタイミングチ
ャートである。

【図４】本実施例における読み込み動作のタイミングチ
ャートである。

【図５】本実施例におけるビデオ転送のタイミングチャ
ートである。

【符号の説明】

１ ＣＰＵ ２ ＲＯＭ ３ ＲＡＭ ６ メモリリード／ライト部 ７ ビットマップメモリ ８ ビデオ変換部 ９ プリンタ部（記録部） １０１ タイミング発生回路 １０２ 起動信号 １０３ リードライド信号 １０４ はビデオ転送信号 １０６ セレクタ １０７ ビットマップメモリ １０８ フラグメモリ １１４ 選択信号 １１５ フラグデータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵとメモリとの間に介在して該メモ
   リへのデータ入出力制御を行うメモリアクセス回路であ
   って、 前記メモリの各アドレスに対して、書き込み動作があっ
   たか否か、または、前記メモリの各アドレスに対して、
   データを読み取り画像出力部へデータを転送したか否か
   を表すフラグを各アドレス毎に記憶するフラグ記憶手段
   と、 前記フラグに応じて、前記ＣＰＵからのデータ読み取り
   に対して前記メモリをアクセスし該メモリのデータを該
   ＣＰＵに返すか、あるいは、前記メモリをアクセスする
   ことなく所定の固定データを前記ＣＰＵに返すかを選択
   するデータ選択手段とを備えたことを特徴とするメモリ
   アクセス回路。