JPH01206443A - メモリアクセス回路並びに該回路を備える出力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は例えばビットイメージを格納するメモリ部に対
し、書き込みサイクル或は読み込みサイクルを用いてア
クセスするメモリアクセス回路並びに該回路を備える出
力装置に関するものである。

［従来の技術］ 従来、この種の装置においては、例えばホストコンピュ
ータ等の上位装置から送られる画像データは、まずビッ
トイメージ化されて所定のメモリ（以下、ｒＲＡＭＪと
いう）に書き込まれ、然る後に印刷部或は表示部等の出
力部に出力される。

例えば、ページ単位にビットイメージデータなＲＡＭ上
に展開する印刷装置の場合には、ビットイメージデータ
を読み出してから次ページのビットイメージデータを展
開するときには、事前にＲＡＭの内容をクリアしている
。

即ち、ＲＡＭにおいては、書き込み・読み出し・クリア
の順にデータを扱っている。

［発明が解決しようとしている課題］ ところが、１ペ一ジ分のビットイメージデータを読み出
した後に、ＲＡＭ上の内容をクリアしていたのでは処理
速度が低下してしまう問題が発生する。

また、従来例にはＲＡＭからアドレス単位でビットイメ
ージデータを読み出すと同時に、同じアドレスのビット
イメージデータをクリアする手段もある。この場合には
読み出しサイクルの後に続けて書き込みサイクルが続く
ため２つのサイクルによってＲＡＭにアクセスしている
時間を長引かせてしまう問題が生ずる。

従って、本発明は上述の従来技術の問題点に鑑みてなさ
れたものであり、その目的とするところは、メモリ部に
対するビットイメージの書き込み或は読み込みを効率的
に処理するメモリアクセス回路並びに該回路を備える出
力装置を提供する点にある。

［課題を解決するための手段］ 上述した課題を解決し、目的を達成するため、本発明に
係わるメモリアクセス回路はビットイメージを格納する
メモリ部に対し、書き込みサイクル或は読み込みサイク
ルを用いてアクセスするメモリアクセス回路において、
前記メモリ部のアドレスを指定してビットイメージを読
み込む読み込み手段と、前記ビットイメージに基づいて
前記アドレスへの書き込み許可或は不許可を判定する判
定手段と、該判定手段の判定した書き込み許可に基づい
て読み込みサイクル中に書き込みサイクルを行う書き込
み手段とを備えることを特徴とする。

また、請求項第１項記載のメモリアクセス回路を備える
ことを特徴とする。

［作用］ 以上の構成により、読み込み手段はメモリ部のアドレス
を指定してビットイメージを読み込み、この読み込んだ
ビットイメージに基づいて判定手段は同一アドレスに書
き込みの許可、不許可を判定する。そして書き込みの許
可があれば書き込み手段により読み込みサイクル中に書
き込みサイクルを行うことができる。

また、出力装置に用いて良好なメモリのアクセスを実現
できる。

［実施例］　　入力部７からの 以下添付図面を参照して本発明に係る好適な実施例を詳
細に説明する。

第７図は本実施例によるメモリアクセス回路を備えた印
刷装置の構成を示す概略ブロック図である。

図において、１は装置全体の制御を行うＣＰＵ、２は本
装置の制御プログラム、エラー処理用プログラム、後述
の第８図（ａ）、（ｂ）。

（Ｃ）に示すフローチャートに従ったプログラム等を格
納したＲＯＭである。３は各種プログラム実行中のワー
クエリア及びエラー処理時の一時退避エリアとして用い
るＲＡＭである。

また、４はホストコンピュータから入力したコードデー
タをビットイメージに変換するキャラクタジェネレータ
部、５は後述する本実施例のＶＲＡＭ５へのデータのリ
ード／ライトを制御するメモリリード／ライト部である
。６はメモリリート／ライト部５によりビットイメージ
データの書き込み、或は読み込みが行われるビデオラム
（以下、ＶＲＡＭという）である。７はホストコンピュ
ータ等の上位装置から文章情報等の画像データを入力す
る入力部、８はメモリリード／ライト部５から出力され
るビットイメージデータを変換したビデオ信号に基づい
て文字等を印刷して永久可視表示する印刷部である。

次に、上述の印刷装置に備えたメモリリード／ライト部
５について説明する。

第１図は本実施例によるメモリリード／ライト部５の構
成を示す概略回路図である。

図において、１００はメモリリード／ライト部５全体の
タイミング制御を行うタイミング発生回路、１０１はタ
イミング発生回路１００を起動するためＣＰＵ　１から
出力される起動信号である。１０２はメモリリード／ラ
イト部５内においてＣＰＵ　１がビットイメージデータ
をＶＲＡＭ６へ書き込む書き込みモードか或は読み込む
読み込みモートかを識別するり一ド／ライト（以下、Ｒ
／Ｗという）信号である。このＲ／Ｗ信号１０２は読み
込みのときを“Ｈ”レベル、書き込みのときを“Ｌ″゛
゛レベルてＣＰＵ　１よりタイミング発生回路１００に
送出される。また１０３はＶＲＡＭ６からビットイメー
ジデータな読み込むときには“Ｉ−”レベル、書き込む
ときには“Ｈ°ルベルの状態でＣＰＵ　１からタイミン
グ発生回路１００に送出される転送信号である。

また、１０４はＣＰＵ　１がＶＲＡＭ６の所定のアドレ
スをアクセスするアドレスバス、１０５はＣＰＵ　１か
らのビットイメージデータを伝送するデータバスである
。同様に１０６はＶＲＡＭ６からビットイメージデータ
を読み込む伝送路となるデータバス、１０７はＶＲＡＭ
６にビットイメージデータを書き込む転走路となるデー
タバスである。

そして、１０８はＶＲＡＭ６に対してビットイメージデ
ータを書き込む書き込みサイクルか或は読み込む読み込
みサイクルかを指示するＲ／Ｗ信号である。このＲ／Ｗ
信号１０８は読み込みサイクルの場合を“Ｈ”レベル、
書き込みサイクルの場合を“Ｌ”レベルとしてタイミン
グ発生回路１００からＶＲＡＭ６に送出される。１０９
はデータバス１０６を介して出力されるビットイメージ
データなラッチするラッチ回路であり、１１０は”Ｈ”
レベルでラッチ回路１０９にビットイメージデータをラ
ッチさせるためのラッチ信号である。また１１１は“Ｌ
”レベルでラッチ回路１０９にラッチされたビットイメ
ージデータをＣＰＵ１に読み込ませる出力イネーブル信
号である。

さらに、１１２ｉ’１ＣＰＵ１よりＶ　ＲＡ　Ｍ　６　
ニ書き込むビットイメージデータをラッチするラッチ回
路、１１３は“Ｌ”レベルでラッチ回路１１２より出力
されるビットイメージデータを“Ｏ”クリアするクリア
信号であり、このクリア信号１１３はタイミング発生回
路１００からラッチ回路１１２に送出される。また１１
４はデータバス１０５中を伝送されるビットイメージデ
ータなラッチ回路１１２にラッチさせるラッチ信号であ
る。このラッチ信号が”Ｈ”レベルのときビットイメー
ジデータはラッチされる。

また、１１５はタイミング発生回路１００からＶＲＡＭ
６に対して読み込みサイクル或は１つの読み込みサイク
ルに書き込みサイクルを含ませた読み込みサイクルによ
るアクセスが終了したときにＣＰＵ　１に送出される終
了信号である。１１６はＶＲＡＭ６より読み込んだデー
タバス１０６中のビットイメージデータがすべて“Ｏ”
か否かを判定するデータ判定回路、１１７はデータ判定
回路１１６がＯ”と判定した場合には“Ｌ”レベル、°
０”以外と判定した場合には“Ｈ”レベルの状態でタイ
ミング発生回路１００に送出されるチエツクビット信号
である。このチエツクビット信号１１７が“Ｌ”レベル
で出力されるときにはＶＲＡＭ６への書き込みサイクル
を不許可とし、一方、“Ｈ”レベルで出力されるときに
はＶＲＡＭ６への書き込みサイクルを許可する。

次に、本実施例による印刷装置のＶＲＡＭ６に対するメ
モリアクセス方法を説明する。

第２図〜第４図は本実施例によるメモリリード／ライト
部５のタイミングチャートである。

まず、第２図を用いてＶＲＡＭ６への書き込みモードに
よるタイミングチャートを説明する。

まず、ＣＰＵ　１００はアドレスバス＋０４にＶＲＡＭ
６のアドレスデータ、データバス１０５にビットイメー
ジデータなそれぞれ出力する。そして起動信号１０１を
起動用の“Ｌ　”レベル、Ｒ／Ｗ信号１０２を書き込み
モード用の“Ｌ”レベルにする（タイミング１、以下、
タイミングをｒＴＪとする）。これによりタイミング発
生回路１００はラッチ信号１１４を出力しく“Ｈ”レベ
ル）、データバス１０５のビットイメージデータをラッ
チ回路１１２にラッチする（Ｔ２）。タイミング発生回
路１００は次にＶＲＡＭ６に送出するＲ／Ｗ信号１０８
を書き込みサイクル用の“Ｌ”レベルにする（Ｔ３）。

このようにしてタイミング発生回路１００はＶＲＡＭ６
のＲ／Ｗ信号１０８を読み込みサイクル用の“Ｈ”レベ
ルに戻してＶＲＡＭ６への書き込み動作を完了し、同時
にＣＰＵ　１に終了信号５を出力しく“Ｌ”レベル）、
書き込みサイクルが終了したことを伝える（Ｔ４）。そ
してＣＰＵ　１からは書き込みモードを終了するために
起動信号１０１をオフ（“Ｈ“レベル）にする（Ｔ５）
。

次に、第３図を用いてＶＲＡＭ６からの読み込み時のタ
イミングチャートを説明する。

尚、第３図ではＶＲＡＭ６から読み出されるビットイメ
ージデータが“Ｏ”でない場合を示している。

まず、ＣＰＵ１００はアドレスバス１０４にＶＲＡＭ６
のアドレスデータを出力し、また転送信号４を出力部８
に対する出力用の“Ｌ”レベルにする。このようにして
出力部８への出力動作を開始する。そして起動信号１０
１を起動用の“Ｌ　”レベル、Ｒ／Ｗ信号１０２を読み
込みモード用の”Ｈ”レベルにする（Ｔｌｌ）、これに
よりタイミング発生回路１００はラッチ回路１１２のク
リア信号１１３をクリア用の“Ｌ”レベルにする。

従ってラッチ回路１１２の出力はすべて”Ｏ”にクリア
される。

また、ＶＲＡＭ６からラッチ回路１０９またはデータ判
定回路１１６に送出されるビットイメージデータは′０
゛°でないことにより、データ判定回路１１６が判定す
るチエツクビット信号９はＶＲＡＭ６に対して書き込み
サイクルを許可できる“Ｈ′°レベルになる（Ｔ１２）
。この後にタイミング発生回路１００はラッチ信号１１
０を出力しく“Ｈ”レベル）　、ＶＲＡＭ６からデータ
バス１０７上に読み出されるビットイメージデータなラ
ッチ回路１０９にラッチする。同時に出力イネーブル信
号１１１を出力イネーブルにして（“Ｌ”レベル）、ラ
ッチ回路１０９にラッチされたビットイメージデータを
データバス１０５上に出力する（Ｔ１３）、このように
してＶＲＡＭＧ上のビットイメージデータはＣＰＵ　１
に送出される。

次に、タイミング発生回路１００はチエツクビット信号
１１７が”Ｈ”レベルであるためＶＲＡＭ６に送出する
Ｒ／Ｗ信号１０８を書き込みサイクル用の“Ｌ”レベル
にする（Ｔ１４）。このときラッチ回路１１２にはクリ
ア信号“０”が送出されているされているため、ラッチ
回路１１２からＶＲＡＭ６に送出されるビットイメージ
データは“０”である。

このようにしてタイミング発生回路１００はＶＲＡＭ６
のＲ／Ｗ信号１０８を読み込みサイクル用のＨ”レベル
に戻してＶＲＡＭ６への書き込み動作を終了する。同時
にＣＰＵ１に終了信号５を出力しく“Ｌ”レベル）、読
み込みサイクルに続く書き込みサイクルが読み込みモー
ド中に終了したことを伝える（Ｔ１５）。モしてＣＰＵ
　１からは読み込みモードを終了するために起動信号１
０１をオフ（′Ｈ“レベル）のままにする（Ｔ１６）。

従って、第３図のタイミングチャートではＶＲＡＭ６に
対する１回の読み込みモードでビットイメージデータの
読み込みサイクルと“０”データの書き込みサイクルと
を同時に行っている。

次に、ＶＲＡＭ６から読み込むビットイメージデータが
”０″の場合について、第４図のタイミングチャートを
用いて説明する。

第４図において、クリア信号１１３を出力するところま
では前述の第３図のタイミングチャートと同様のタイミ
ングで動作する（Ｔ２１）。ところがデータ判定回路１
１６で判定されるチエツクビット信号９が“Ｌ”レベル
、即ち、ＶＲＡＭ６より出力されたビットイメージデー
タが“Ｏ”であるため、ＶＲＡＭ６へのＲ／Ｗ信号１ｏ
８は書き込みサイクルの不許可と判定され書き込みサイ
クル用の“Ｌ”レベルにはせず、そのまま書き込み動作
を行なわずに書き込みサイクルの終了信号１１５（“Ｈ
”レベル）をＣＰＵ　１に出力する（Ｔ２４）。そして
ＣＰＵ１では終了信号１１５を受信すると読み込みモー
ドにおけるＶＲＡＭ６からの読み込み処理を終了する起
動信号１０１をオフ（“Ｈ”レベル）にする（Ｔ２５）
。

次に、上述の第２図〜第４図に示される各種タイミング
を制御するタイミング発生回路１００について説明する
。

第５図は本実施例によるタイミング発生回路１００の構
成を示す概略構成図、第６図は本実施例によるタイミン
グ発生回路１００の動作を説明するフローチャートであ
る。

第５図において、２００はタイミング発生回路１００全
体を制御するＣＰＵ、２０１は制御プログラム、エラー
処理用プログラム、そして後述の第６図に示すフローチ
ャートに従って処理を行うプログラム等を格納したＲＯ
Ｍである。２０２は各種プログラム実行するときのワー
クエリア及びエラー処理時の一時退避エリアとして用い
るＲＡＭである。

また、２０３は入力信号である起動信号１０１、Ｒ／Ｗ
信号１０２、転送信号１０３、チエツクビット信号１１
７をＣＰＵ２００の制御に基づいて入力する入力ボート
である。２０４は出力信号であるＲ／Ｗ信号１０８、ラ
ッチ信号１１０、出力イネーブル信号１１１、クリア信
号１１３、ラッチ信号１１４、終了信号１１５をＣＰＵ
２００の制御に基づいて出力する出力ボートである。

次に、上述の如く構成されたタイミング発生回路１００
の入出力動作を第６図（ａ）、（ｂ）によって説明する
。

まず、タイミング発生回路１００はＣＰＵ　１より送信
される起動信号１０１を受信した後に回路を起動する（
ステップ５１００、ステップ５ＩＯ１）。そしてＲ／Ｗ
信号１０２の“Ｈ”、“Ｌ　”を調べてＶＲＡＭ６への
書き込み処理か否かを判定する（ステップＳ　１０２）
。

もし、書き込み処理の場合にはＶＲＡＭ６に書く込むビ
ットイメージデータなラッチ回路１１２にラッチさせる
ラッチ信号１１４を出力する（ステップ５１０３）。そ
してＲ／Ｗ信号１０８を書き込みモードにセットして出
方しＶＲＡＭ６にラッチ回路１１２から出力されるビッ
トイメージデータの書き込み動作を指示する（ステップ
５１０４）。

更に、書き込み動作が終了した時点でＲ／Ｗ信号１０８
を読み込みモードにセットして出方しＶＲＡＭ６への書
き込み動作の終了を指示すると共に、終了信号１１５を
ＣＰＵ１に出力する。そしてラッチ信号１１４もリセッ
トして書き込みモードの終了とする（ステップ５１０５
）。

一方、ステップ５１０２において、書き込みモードによ
る書き込み処理ではなくＲ／Ｗ信号１０２が読み込みモ
ードによる読み込み処理と判定した場合にはクリア信号
１１３をラッチ回路１０９に出力し、ＶＲＡＭ６へ書き
込むビットイメージデータ、即ち、クリア用のビットイ
メージデータな“Ｏ”にセットする（ステップ５１０６
）。

そして、データ判定回路１１６から受信するチエツクビ
ット信号１１７を調べ、もし“○°′と判定した場合に
はラッチ信号１１ｏ（Ｈ”レベル）及び出力イネーブル
信号１１１　（“Ｌ　”レベル）を出力し、ＣＰＵ　１
ヘビツトイメージデークの出力を指示する（ステップ５
１０８）。更に終了信号１１５をＣＰＵ１に出力して読
み込みモードを終了とする（ステップ５１０９）。

また、ステップ５１０７において、チエツクビット信号
１１７の判定が“０”でない場合には、まずラッチ信号
１１０（“Ｈ”レベル）及び出力イネーブル信号１１１
　（“Ｌ　”　レベル）を出力し、ＣＰＵ　１ヘビツト
イメージデータの出力を指示する（ステップ５ｉｌｏ）
。そしてＲ／Ｗ信号１０８を書き込みモードにセットし
て出力し、ＶＲＡＭ６にクリア信号によるビットイメー
ジデータ゛Ｏ”の書き込み動作を指示する（ステップ５
１１１）。更に書き込み動作が終了した時点でＲ／Ｗ信
号１０８を読み込みサイクル用の“Ｈ”レベルにセット
して出力し、ＶＲＡＭ６への書き込みサイクルの終了を
指示すると共に、終了信号１１５をＣＰＵ　１に出力す
ることにより書き込みサイクルの終了を知らせる（ステ
ップ５ｌ１２）。

以上の説明により本実施例によれば、ＶＲＡＭ６からの
読み込み処理中にメモリ内容を“Ｏ“クリアする書き込
み処理を同時に行うことができるので、読み出し処理の
サイクルと書き込み処理のサイクルを１つの処理サイク
ルの中で済ませることができるのでアクセス時間の短縮
化が図れる。

また、本実施例においてはチエツクビット信号１１７が
“０”のときをビットイメージデータの“○”と判定し
たが、タイミング発生回路１００で判定できるもので有
ればこれに限定されるものではない。

更に、本実施例ではＶＲＡＭ６に対するデータの入出力
を２つのデータバス１０６，１０７を用いることにより
行っていたが、本発明はこれに限定されるものではなく
、ＶＲＡＭからのデータの入出力を行うデータバスを共
用させてもよい。この場合には、例えばラッチ回路１１
２において出力イネーブル、ディセーブルを付加できれ
ば簡単に実現できる。

次に、第７図による出力装置の出力処理を簡単に説明す
る。尚、出力装置は印刷機能を備えているものとする。

第８図（ａ）、（ｂ）、（ｃ）は本実施例の出力装置に
よる出力動作を示すフローチャートである。

まず、ホストコンピュータよりデータを受信すると（ス
テップＳ２０１）　、印刷命令か否かを判定する。もし
印刷命令でない場合には通常の印刷中断等の処理を行う
。

また、印刷命令の場合には、ホストコンピュータから１
ライン分の文字情報等のコードデータを受信して、キャ
ラクタジェネレータ部４によりビットイメージ化する（
ステップ５２０３）。このビットイメージ化されたビッ
トイメージデータはＶＲＡＭ６上の所定のアドレスをア
クセスすることにより送出される。この場合にはまずメ
モリリード／ライト回路４にアドレスデータ及びビット
イメージデータな送出する（ステップ５２０４）。

そして、メモリリード／ライト部５を読み出し処理用の
モードに設定するため、転送信号１０３を°“Ｌ”レベ
ルにする（ステップ５２０５）。更に起動信号１０１を
出力すると共に、Ｒ／Ｗ信号１０２を書き込みモードに
セットして出力する（ステップ５２０６）。

次に、メモリリード／ライト部５から終了信号１１５が
送信されるまでウェイトする（ステップ５２０７）。こ
こで終了信号１１５を受信すると起動信号１０１及びＲ
／Ｗ信号１０２を共にリセットする（ステップ５２０８
）。

このようにして、ＶＲＡＭＢ上に１ライン分のビットイ
メージデータを展開するまでステップ８２０４〜ステツ
プ５２０９を繰り返す。また１ライン分のビットイメー
ジデータなＶＲＡＭｅ上に展開した後には、再びホスト
コンピュータから１ライン分のコードデータを受信して
ＶＲＡＭ５上への展開をステップ５２０３からステップ
５２１０の間で繰り返す。

次に、出力部８に送出するためのビットイメージデータ
の読み出し処理を行う。

まず、ＶＲＡＭ６に展開されているビットイメージデー
タの中で、最初に読み出すビットイメージデータのアド
レスをアクセスする（ステップ５２１１）、そしてメモ
リリード／ライト部５を書き込み処理用に設定するため
、転送信号１０３を“Ｌ”レベルにセットする【ステッ
プ５２１２）。更に起動信号１０１を出力すると共に、
Ｒ／Ｗ信号１０２を読み込みモードにセットして出力す
る（ステップ５２１３）。

次に、メモリリード／ライト部５から終了信号１１５が
送信されるまでウェイトする（ステップ５２１４）。こ
こで終了信号１１５を受信するとデータバス１０５上の
ビットイメージデータな出力部８へ送出しくステップ５
２１５）、起動信号１０１及びＲ／Ｗ信号１０２を共に
リセットする（ステップ５２１６）。そして１ペ一ジ分
の印刷を終了するまではステップ５２１１からステップ
３２１７間での処理を繰り返す。

尚、通常のレーザビームプリンタ等の印刷装置と同様に
本実施例の出力装置はＶＲＡＭ６から読み出したビット
イメージデータをビデオ信号に変換して出力部８に送出
する。

また、１ペ一ジ分の印刷が終了した後には、全ページを
印刷し終えるまでは再びステップ５２０１に戻って、ス
テップ５２０１からステップ８２１８までの処理を繰り
返す。

以上の説明により、メモリリード／ライト部５を備えた
出力装置においては、データ転送速度の向上に繋ること
は勿論、効率的なメモリアクセスを実現できる。

尚、本実施例の出力装置においては、ビットイメージデ
ータが展開されたＶＲＡＭ６から出力部８へのデータ転
送なＣＰＵ１が行う場合を説明したが、本発明において
はＤＭＡ　（ダイレクトメモリアクセス）のようにＣＰ
Ｕによる転送制御とは別の構成によりデータ転送を行っ
ても良い。

［発明の効果］ 以上説明により本発明によれば、メモリ部のビットイメ
ージを読み出すと同時にクリアすることができるのでメ
モリアクセスの時間を短縮したメモリアクセス回路を提
供できる。

また、このようなメモリアクセス回路を備えることでメ
モリアクセスによるデータの転送速度を向上させた出力
装置を提供できる。

【図面の簡単な説明】

第１図は本実施例によるメモリリード／ライト部５の構
成を示す概略回路図、 第２図〜第４図は本実施例によるメモリリード／ライト
部５のタイミングチャート、第５図は本実施例によるタ
イミング発生回路１００の構成を示す概略構成図、 第６図は本実施例によるタイミング発生回路１００の動
作を説明する・フローチャート、第７図は本実施例によ
るメモリアクセス回路を備えた印刷装置の構成を示す概
略ブロック図、第８図（ａ）、（ｂ）、（ｃ）は本実施
例の出力装置による出力動作を示すフローチャートであ
る。 図中、１，２００・・・ＣＰＵ、２，２０１・・・ＲＯ
Ｍ、３，２０２・・・ＲＡＭ、４・・・キャラクタジェ
ネレータ部、５・・・メモリリード／ライト部、６・・
・ＶＲＡＭ、７・・・入力部、８・・・出力部、１００
・・・タイミング発生回路、ｌｏｔ・・・起動信号、１
０２，１０８・・・Ｒ／Ｗ信号、１０３・・・転送信号
、１０４・・・アドレスバス、１０５〜１０７・・・デ
ータバス、１０９．１１２・・・ラッチ回路、１１０，
１１４・・・ラッチ信号、１１１・・・出力イネーブル
信号、１１３・・・クリア信号、１１５・・・終了信号
、１１６・・・データ判定回路、１１７・・・チエツク
ビット信号、２゜３・・・入力ボート、２０４・・・出
力ボートである。 第７図 第８図　（ｃ）

Claims (2)

【特許請求の範囲】
1. （１）ビットイメージを格納するメモリ部に対し、書き
   込みサイクル或は読み込みサイクルを用いてアクセスす
   るメモリアクセス回路において、前記メモリ部のアドレ
   スを指定してビットイメージを読み込む読み込み手段と
   、前記ビットイメージに基づいて前記アドレスへの書き
   込み許可或は不許可を判定する判定手段と、該判定手段
   の判定した書き込み許可に基づいて読み込みサイクル中
   に書き込みサイクルを行う書き込み手段とを備えること
   を特徴とするメモリアクセス回路。
2. （２）請求項第１項記載のメモリアクセス回路を備える
   ことを特徴とする出力装置。