JPH06149735A - データ受信制御装置 - Google Patents

Abstract

(57)【要約】 【目的】メモリをトグル使用してデータを受信する際の
データ受信効率を向上すること。 【構成】ＣＰＵ３２のＩ／Ｏ命令によりＦ／Ｆ回路６９
に「０」がセットされると、第１セレクタ６３はＤＭＡ
Ｃ回路３５を、第２セレクタ６４はＣＰＵ３２を選択
し、またバッファ６５，６８がイネーブル、６６，６７
がディスイネーブルされる。これにより、第１メモリ６
１は、ＤＭＡＣアクセスとなり、ＤＭＡＣデータバス７
１を介したセントロデータが受信される。また、第２メ
モリ６２はＣＰＵアクセスとなり、ＣＰＵデータバス７
０により記憶データがＣＰＵ３２へ送られる。逆に、上
記Ｆ／Ｆ回路６９に「１」をセットした場合には、第１
メモリ６１がＣＰＵアクセスで、第２メモリ６２がＤＭ
Ａアクセスとなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、上位機器から送信され
てくるデータを受信し、該データを一時蓄積記憶し次段
の処理部へ該データを送り出す制御を行うデータ受信制
御装置に関する。

【０００２】

【従来の技術】近年、ワードプロセッサやオフィスコン
ピュータ等の文書作成装置に接続されるプリンタとし
て、ページプリンタが普及してきている。このようなペ
ージプリンタは、文書作成装置等のホストコンピュータ
とのデータの授受のためのイメージ生成回路（通称、イ
ンターフェース（Ｉ／Ｆ）コントローラ）と、印字ヘッ
ド（露光ヘッド）や感光体ドラムを有する印字部（プリ
ンタエンジン）とで構成されている。即ち、この種のペ
ージプリンタは、Ｉ／Ｆコントローラに於いて、ホスト
コンピュータから送信されてくる文字コードをドットで
構成された文字パターン（イメージ）に変換してビット
マップメモリ（イメージメモリ）上に展開し、このイメ
ージメモリに展開されたイメージデータを、プリンタエ
ンジンにより印字用紙上に印字出力するというものであ
る。

【０００３】ところで、このようなページプリンタのＩ
／Ｆコントローラは、従来、ホストインターフェース、
ＣＰＵ、ＲＯＭ、ＲＡＭ、ＤＭＡＣ（ダイレクトメモリ
アクセスコントローラ）回路、セントロ受信バッファ、
イメージデータ発生部、等から構成されている。ここ
で、上記ホストインターフェースは、８ビットパラレル
インターフェース（セントロニクス準拠）によって構成
され、同一規格のインターフェースを持つホストコンピ
ュータとのデータの送受信を行ない、このホストインタ
ーフェースで受信されたホストコンピュータからのコマ
ンドやデータを上記セントロ受信バッファに一時的に記
憶する。また、ＤＭＡＣ回路は、ＣＰＵとは別系統で上
記セントロ受信バッファやメモリをアクセスする。

【０００４】このような構成のＩ／Ｆコントローラにお
いては、上記セントロ受信バッファは、例えば２個のメ
モリブロックによって構成されており、それらのメモリ
ブロックに交互に受信データを記憶するといった、所謂
トグル使用がなされている。

【０００５】このトグル使用法は、一般に、ソフトウェ
ア上でアドレスを切り換えることにより行っている。例
えば、セントロデータのＤＭＡＣ回路による受信で、最
初に第１メモリブロックの先頭アドレス「１０００
０_H 」から受信し、次は第２メモリブロックの先頭アド
レスである「２００００_H 」から受信し、また「１００
００_H 」から受信する、といった形で繰り返して使って
いる。

【０００６】

【発明が解決しようとする課題】ところが、従来、セン
トロ受信バッファのメモリは、ＣＰＵのバス上にあっ
た。従って、ＤＭＡＣ回路によりデータを受信している
ときには、ＣＰＵがデータバスを使用できないためＣＰ
Ｕが止まっており、よってセントロ受信バッファのメモ
リに記憶されたデータを読出してイメージ作成部に転送
するといった動作は、データ受信と一緒に行うことがで
きず、トグル使用していたにもかかわらずデータ受信の
効率が悪かった。

【０００７】本発明は、上記の点に鑑みてなされたもの
で、メモリをトグル使用してデータを受信する際に効率
向上可能なデータ受信制御装置を提供することを目的と
する。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明によるデータ受信制御装置は、上位機器か
ら送信されてくるデータを受信し、該データを一時蓄積
記憶して、次段の処理部へ該データを送り出す制御を行
うものであって、特に、データを記憶する２つの記憶素
子からなる受信バッファメモリと、上位機器から入力す
るデータを前記受信バッファメモリに書き込むＤＭＡＣ
回路と、前記受信バッファメモリに書き込まれたデータ
を読出すＣＰＵと、前記ＤＭＡＣ回路が一方の前記記憶
素子をライトアクセス中は、前記ＣＰＵが他方の前記記
憶素子をリードアクセスするよう切り換える切換手段と
を備えることを特徴としている。

【０００９】

【作用】即ち、本発明のデータ受信制御装置では、ＤＭ
ＡＣ回路が２つの記憶素子でなる受信バッファの一方の
記憶素子をライトアクセス中は、ＣＰＵが他方の前記記
憶素子をリードアクセスするように、切換手段が切り換
える。この切り換えは、例えば、ＣＰＵバスとは独立な
ＤＭＡＣバスを設け、前記一方の記憶素子をＤＭＡＣバ
スに上に置き、他方の記憶素子をＣＰＵバス上に置くこ
とにより行われる。

【００１０】

【実施例】以下、図面を参照して、本発明の実施例を説
明する。

【００１１】図１は実施例のデータ受信制御装置の特徴
部分のブロック構成図であり、図２は実施例のデータ受
信制御装置が適用されるページプリンタのブロック構成
図である。

【００１２】図２に於いて、参照番号１０は上位機器と
してのホストコンピュータであり、２０はページプリン
タである。このページプリンタ２０は、インターフェー
ス（Ｉ／Ｆ）コントローラ３０と、印字部４０、及びこ
れらＩ／Ｆコントローラ３０と印字部４０との間を接続
するビデオＩ／Ｆ５０とで構成されている。

【００１３】Ｉ／Ｆコントローラ３０は、ホストインタ
ーフェース３１，ＣＰＵ３２，制御ＲＯＭ３３，制御Ｒ
ＡＭ３４，ＤＭＡＣ（ダイレクトメモリアクセスコント
ローラ）回路３５，受信バッファ制御部３６，その他特
に図示しないがイメージデータ発生部やメモリ制御装置
から構成されている。

【００１４】ホストＩ／Ｆ３１は、８ビットパラレルイ
ンターフェース（セントロニクス準拠）によって構成さ
れ、同一規格のインターフェースを持つホストコンピュ
ータ１０とのデータの送受信を行なう。

【００１５】ＣＰＵ３２は、制御ＲＯＭ３３に記憶され
たコマンド解析やシステム管理のプログラムに従って、
Ｉ／Ｆコントローラ３０内の各部の制御を司る。この場
合、ＣＰＵ３２は、バスコントローラやアドレスラッチ
等を含んでいるものである。つまり、アドレスとリード
／ライト信号を出力し、データのリード／ライトを行な
うことができる。また、制御ＲＡＭ３４は、ＣＰＵ３２
のワークエリア及びイメージメモリとして利用される。

【００１６】ＤＭＡＣ回路３５は、ＣＰＵ３２とは別系
統でメモリをアクセスするものである。このＤＭＡＣ回
路３５の内部には、カウンタが構成され、一度動作を開
始すると、指定されたカウント数だけ自動的にメモリを
アクセスする。

【００１７】受信バッファ制御部３６は、詳細は後述す
るような、ホストＩ／Ｆ３１で受信されたホストコンピ
ュータ１０からのコマンドやデータを一時的に記憶する
ためのトグル使用される２つのメモリとその切換部を有
している。

【００１８】また、不図示イメージデータ発生部は、ホ
ストコンピュータ１０から送られて来る文字コードに対
応する文字パターン（イメージデータ）が記憶されたキ
ャラクタジェネレータ（ＣＧ）ＲＯＭや、ユーザのデザ
インによる文字パターン（外字）が記憶されるＣＧＲＡ
Ｍで構成され、入力コードに対応するイメージデータを
発生し、メモリ制御装置は、ＣＰＵ３２によって制御Ｒ
ＡＭ３４に描画された１ページ分のイメージデータを読
み出し、ビデオ信号に変換してビデオＩ／Ｆ５０を介し
て印字部４０に送信する。

【００１９】ビデオＩ／Ｆ５０は、印字部４０からその
印字部４０の状態を監視するためのステータス信号をＩ
／Ｆコントローラ３０に送信する。

【００２０】印字部４０は、図示しないプリンタコント
ローラ，印字ヘッド，各種センサ，及び感光体ドラム等
の種々の負荷を有し、印字用紙に対して印字を行う。

【００２１】次に、本発明の特徴部分につき説明する。

【００２２】図１は、実施例のデータ受信制御装置の特
徴部分、即ち受信バッファ制御部３６を抜きだして示す
図である。同図に示すように、この受信バッファ制御部
３６は、第１及び第２メモリ６１，６２、第１及び第２
セレクタ６３，６４、バッファ６５〜６８、フリップフ
ロップ（Ｆ／Ｆ）回路６９、ＣＰＵデータバス７０、Ｄ
ＭＡＣデータバス７１等から構成されている。

【００２３】上記第１及び第２メモリ６１，６２はそれ
ぞれ、受信バッファとして働き、例えばＤＲＡＭ等で構
成されている。

【００２４】第１及び第２セレクタ６３，６４は、対応
するメモリ６１，６２に対して、アドレスや制御信号
（ＤＲＡＭの場合は、ＲＡＳ，ＣＡＳ，ＷＥ（負論
理），ＯＥ（負論理））として、ＣＰＵ３２とＤＭＡＣ
回路３５のどちらかからくるものを選択するために用い
られている。また、バッファ６５〜６８は、ＤＭＡＣ回
路３５によるセントロデータ取り込みと、ＣＰＵ３２に
よる受信バッファリードを、第１及び第２メモリ６１，
６２のどちらに対し行うか選択するためのセレクタとし
て機能する。

【００２５】Ｆ／Ｆ回路６９は、上記第１及び第２セレ
クタ６３，６４のセレクト信号とバッファ６５〜６８の
ゲート信号を出力するもので、その出力状態はＣＰＵ３
２のＩ／Ｏ命令によりセットされる。

【００２６】即ち、該Ｆ／Ｆ回路６９に「０」がセット
されると、第１セレクタ６３はＤＭＡＣ回路３５を選択
し、またバッファ６５がイネーブルされる。これによ
り、第１メモリ６１には、ＤＭＡＣ回路３５からのアド
レス制御信号が与えられ、データとしてはＤＭＡＣデー
タバス７１を介したセントロデータが入ってくる。同時
に、第２セレクタ６４はＣＰＵ３２を選択し、またバッ
ファ６８がイネーブルされる。これにより、第２メモリ
６２には、ＣＰＵ３２からのアドレス，制御信号が与え
られ、データはＣＰＵデータバス７０により当該メモリ
６２からＣＰＵ３２の方向へと送られる。つまり、第１
メモリ６１はＤＭＡアクセス（セントロデータ→受信バ
ッファ）となり、第２メモリ６２はＣＰＵアクセス（受
信バッファ→ＣＰＵ）となる。

【００２７】逆に、上記Ｆ／Ｆ回路６９に「１」をセッ
トした場合には、第１メモリ６１がＣＰＵアクセスで、
第２メモリ６２がＤＭＡアクセスとなる。

【００２８】よって、ＤＭＡＣ回路３５とＣＰＵ３２で
交互にアクセスすることになり、バスはぶつからないの
で、バス競合により効率が落ちることはない。

【００２９】また、第１メモリ６１と第２メモリ６２の
ＣＰＵ３２のＩ／Ｏ命令による切換タイミングは次のよ
うになっている。即ち、ＤＭＡＣアドレスカウンタ（図
示せず）の最上位のキャリーが立った時（即ち、セント
ロデータ受信側のデータが一杯になった時）、この最上
位キャリーをＢＵＳＹ信号としてホストＩ／Ｆ３１に与
えてＢＵＳＹ状態にすると同時に、その最上位キャリー
でＣＰＵ３２に割り込みをかける。そして、ＣＰＵ３２
は、この割り込みが入った状態で、もう一つのメモリか
らのデータリードを終了した場合に、そのタイミングで
Ｆ／Ｆ回路６９にＩ／Ｏ命令を与え、メモリを切り換え
る。またこの時、ＣＰＵ３５は、ホストＩ／Ｆ３１のＢ
ＵＳＹも解除し、次の受信を可能な状態とする。

【００３０】次に、以上のような構成における動作を、
図３乃至図５に示す一連のフローチャートを参照して、
さらに詳細に説明する。

【００３１】先ず、ＣＰＵ３２のＩ／Ｏ命令によりＦ／
Ｆ回路６９に「０」をセットして、第１セレクタ６３は
ＤＭＡＣ回路３５を、第２セレクタ６４はＣＰＵ３２を
選択し、またバッファ６５，６８がイネーブル、６６，
６７がディスイネーブルされる（ステップＳ１）。そし
て、ＤＭＡＣ回路３５内のアドレスカウンタをクリアす
る（ステップＳ２）。

【００３２】その後、第１メモリ６１の上記ＤＭＡＣア
ドレスカウンタ値に従ったアドレスにデータを受信する
（ステップＳ３）。ここで、データ受信が終了するか
（ステップＳ４）、第１メモリ６１がバッファフルにな
る（ステップＳ５）まで、このデータ受信を続ける。

【００３３】第１メモリ６１がバッファフルになると、
つまりＤＭＡＣアドレスカウンタの最上位のキャリーが
立った時、ホストＩ／Ｆ３１をＢＵＳＹ状態にすると同
時にＣＰＵ３２に割り込みがかかる（ステップＳ６）。
ＣＰＵ３２は、この割り込みに応じて、Ｉ／Ｏ命令によ
りＦ／Ｆを回路６９を切り換え、第１セレクタ６３はＣ
ＰＵ３２を、第２セレクタ６４はＤＭＡＣ回路３５を選
択し、またバッファ６６，６７がイネーブル、６５，６
８がディスイネーブルされる（ステップＳ７）。そし
て、ＤＭＡＣ回路３５内のアドレスカウンタをクリアす
る（ステップＳ８）。

【００３４】これにより、第１メモリ６１がＣＰＵアク
セスで、第２メモリ６２がＤＭＡアクセスとなり、並行
して処理が進められることとなる。即ち、第１メモリ６
１に関しては、ＣＰＵ３２によりセレクタ６３を介して
アドレス及び制御信号が供給され、バッファ６６及びＣ
ＰＵデータバス７０を介してデータが読出され（ステッ
プＳ９）、第１メモリ６１に記憶されたデータが全て読
出される（ステップＳ１０）。同時に、第２メモリ６２
に関しては、ＤＭＡＣデータバス７１及びバッファ６７
を介して、上記ＤＭＡＣアドレスカウンタ値に従ったア
ドレスに、セントロデータが受信され（ステップＳ１
１）、データ受信が終了するか（ステップＳ１２）、第
２メモリ６２がバッファフルになる（ステップＳ１３）
まで、このデータ受信が続けられる。そして、第２メモ
リ６２がバッファフルになると、ホストＩ／Ｆ３１をＢ
ＵＳＹ状態にすると同時にＣＰＵ３２に割り込みがかか
る（ステップＳ１４）。

【００３５】ＣＰＵ３２は、第１メモリ６１からデータ
を全て読出し且つ割り込みがかかった時に、Ｉ／Ｏ命令
によりＦ／Ｆ回路６９を切り換え、第１セレクタ６３は
ＤＭＡＣ回路３５を、第２セレクタ６４はＣＰＵ３２を
選択し、またバッファ６５，６８がイネーブル、６６，
６７がディスイネーブルされる（ステップＳ１５）。そ
して、ＤＭＡＣ回路３５内のアドレスカウンタをクリア
する（ステップＳ１６）。

【００３６】これにより、第１メモリ６１がＤＭＡＣア
クセスで、第２メモリ６２がＣＰＵアクセスとなり、並
行して処理が進められることとなる。即ち、第１メモリ
６１に関しては、ＤＭＡＣ回路３５によりセレクタ６３
を介してアドレス及び制御信号が供給され、ＤＭＡＣデ
ータバス７１及びバッファ６５を介して、上記ＤＭＡＣ
アドレスカウンタ値に従ったアドレスに、セントロデー
タが受信され（ステップＳ１７）、データ受信が終了す
るか（ステップＳ１８）、第１メモリ６１がバッファフ
ルになる（ステップＳ１９）まで、このデータ受信が続
けられる。そして、第１メモリ６１がバッファフルにな
ると、ホストＩ／Ｆ３１をＢＵＳＹ状態にすると同時に
ＣＰＵ３２に割り込みがかかる（ステップＳ２０）。同
時に、第２メモリ６２に関しては、バッファ６８及びＣ
ＰＵデータバス７０を介してデータが読出され（ステッ
プＳ２１）、第２メモリ６２に記憶されたデータが全て
読出される（ステップＳ２２）。

【００３７】ＣＰＵ３２は、第２メモリ６２からデータ
を全て読出し且つ割り込みがかかった時、まだデータ受
信が終了していない場合には（ステップＳ２３）、上記
ステップ７に戻って、上記の処理を繰り返す。

【００３８】そして、上記ステップＳ４，Ｓ１２，Ｓ１
８，Ｓ２３の何れかでデータ受信が終了した場合には、
まだ読出していないデータを第１もしくは第２メモリ６
１，６２から全て読出す（ステップＳ２４，Ｓ２５）。

【００３９】以上のように、ＣＰＵバス７０と独立した
ＤＭＡＣバス７１を設け、ＤＭＡＣ回路３５が２つのメ
モリ６１，６２の一方をライトアクセス中は、ＣＰＵ３
２が他方のメモリをリードアクセスするようにしている
ため、データ受信効率を向上することができる。

【００４０】なお、上記実施例は、ページプリンタに適
用した場合につき説明したが、本発明は他のデータ受信
装置にも同様に適用できることは勿論である。

【００４１】

【発明の効果】以上詳述したように、本発明によれば、
メモリをトグル使用してデータを受信する際にデータ受
信効率向上が可能なデータ受信制御装置を提供すること
ができる。

【図面の簡単な説明】

【図１】実施例のデータ受信制御装置の特徴部分のブロ
ック構成図である。

【図２】実施例のデータ受信制御装置の適用されるペー
ジプリンタのブロック構成図である。

【図３】実施例の動作を説明するための一連のフローチ
ャートの先頭部分を示す図である。

【図４】実施例の動作を説明するための一連のフローチ
ャートの中間部分を示す図である。

【図５】実施例の動作を説明するための一連のフローチ
ャートの最後の部分を示す図である。

【符号の説明】

３２…ＣＰＵ、３５…ダイレクトメモリアクセスコント
ローラ（ＤＭＡＣ）回路、６１，６２…メモリ、６３，
６４…セレクタ、６５〜６８…バッファ、６９…フリッ
プフロップ（Ｆ／Ｆ）回路、７０…ＣＰＵデータバス、
７１…ＤＭＡＣデータバス。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 上位機器から送信されてくるデータを受
   信し、該データを一時蓄積記憶して、次段の処理部へ該
   データを送り出す制御を行うデータ受信制御装置におい
   て、 データを記憶する２つの記憶素子からなる受信バッファ
   メモリと、 上位機器から入力するデータを前記受信バッファメモリ
   に書き込むＤＭＡＣ回路と、 前記受信バッファメモリに書き込まれたデータを読出す
   ＣＰＵと、 前記ＤＭＡＣ回路が一方の前記記憶素子をライトアクセ
   ス中は、前記ＣＰＵが他方の前記記憶素子をリードアク
   セスするよう切り換える切換手段と、 を具備することを特徴とするデータ受信制御装置。