JP2015011553A

JP2015011553A - データ収集装置及びデータ収集プログラム

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Publication number: JP2015011553A
Application number: JP2013136961A
Authority: JP
Inventors: 晋嵯峨; Susumu Saga; 康眞廣島; Yasumasa Hiroshima; 幸弘矢野間; Yukihiro Yanoma
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2013-06-28
Filing date: 2013-06-28
Publication date: 2015-01-19

Abstract

【課題】宇宙等の過酷な環境下において種々のデータを欠落なく送信する。
【解決手段】データ制御部１０は、取得したデータを第１メモリ２１及び第２メモリ２２に転送すると共に、第１メモリ２１、第２メモリ２２及び演算処理部３１の電源を個別にオンオフする。データ制御部１０は、第１メモリ２１の電源をオンし、取得したデータを第１メモリ２１に転送する。データ制御部１０は、第１メモリ２１に転送されたデータのデータ量が第１メモリ２１に記憶可能なデータ量に達したときに、第２メモリ２２及び演算処理部の電源をオンすると共に、取得したデータを転送するメモリを第１メモリ２１から第２メモリ２２に変更し、演算処理部は、第１メモリ２１に記憶されたデータを送信処理の対象とする。
【選択図】図２

Description

本発明は、データ収集装置及びデータ収集プログラムに関する。

効率的なメモリ構成技術を提供するための種々の技術が知られている。例えば、演算処理を行なう複数の演算ユニットと、複数の記憶領域と、各演算ユニットに対して、少なくとも１つの記憶領域を用いてアドレス空間を形成する記憶領域構成回路とを備える演算処理装置を使用する技術が知られている。この技術では、演算処理装置の機能を変更するときに、少なくとも１つの記憶領域を複数の演算ユニットの一部にのみ接続させることにより効率的なメモリ構成技術を達成している。

特開２０１０−１４６１０２号公報

しかしながら、宇宙等の過酷な環境下において種々のデータを収集するデータ収集装置において、データを収集し、且つ収集したデータを欠落なく送信するためのメモリ構成技術は知られていない。

１つの実施形態では、データ収集装置は、第１メモリと、第２メモリと、演算処理部と、データ制御部とを有する。演算処理部は、第１メモリ及び第２メモリに記憶されたデータを送信する。データ制御部は、取得したデータを第１メモリ及び第２メモリに転送すると共に、第１メモリ、第２メモリ及び演算処理部の電源を個別にオンオフする。データ制御部は、第１メモリの電源をオンし、取得したデータを第１メモリに転送する。データ制御部は、第１メモリに転送されたデータのデータ量が第１メモリに記憶可能なデータ量に達したときに、第２メモリ及び演算処理部の電源をオンすると共に、取得したデータを転送するメモリを第１メモリから第２メモリに変更する。演算処理部は、第１メモリに記憶されたデータを送信処理の対象とする。

種々のデータを収集するデータ収集装置において、データを収集し、且つ収集したデータを欠落なく送信することができる。

従来のデータ収集装置の回路ブロック図である。データ収集装置の一例の回路ブロック図である。図２に示すデータ収集装置の機能ブロック図である。図２に示すデータ収集装置の処理フローの一例を示す図である。図４に示す処理フローの処理における回路動作状態を示す図（１）。図４に示す処理フローの処理における回路動作状態を示す図（２）。図４に示す処理フローの処理における回路動作状態を示す図（３）。図４に示す処理フローの処理における回路動作状態を示す図（４）。図４に示す処理フローの処理における回路動作状態を示す図（５）。図４に示す処理フローの処理における回路動作状態を示す図（６）。図４に示す処理フローの処理における回路動作状態を示す図（７）。図４に示す処理フローの処理における回路動作状態を示す図（８）。図４に示す処理フローの処理における回路動作状態を示す図（９）。図２に示すデータ収集装置の処理フローの他の例を示す図である。図１４に示す処理フローの処理における回路動作状態を示す図（１）。図１４に示す処理フローの処理における回路動作状態を示す図（２）。図１４に示す処理フローの処理における回路動作状態を示す図（３）。図１４に示す処理フローの処理における回路動作状態を示す図（４）。図１４に示す処理フローの処理における回路動作状態を示す図（５）。図２に示すデータ収集装置の他の処理における回路動作状態を示す図である。図２に示すデータ収集装置の他の処理における回路動作状態を示す図である。データ収集装置の他の例の機能ブロック図である。データ収集装置が搭載されるプリント基板の一例を示す図である。図２３に示すプリント基板の部分斜視図である。データ収集装置の処理の一例を示すフローチャートである。

以下図面を参照して、本発明に係るデータ収集装置及びデータ収集プログラムについて説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明との均等物に及ぶ点に留意されたい。

宇宙、海底又は地中等の極限環境にデータ収集装置を配置し、配置されたデータ収集装置で収集されたデータを別の装置に送信して集計することによりビックデータ化することが考えられる。人工衛星等が存在する宇宙のような極限環境は、搭載されたデータ収集装置に不具合が発生したとしても、現地に赴いてデータ収集装置を修理することは容易ではない。且つ、電子機器であるデータ収集装置自体にとって、温度や湿度、圧力を含め周囲の環境が地上とは大きく異なる困難な環境である。例えば、人工衛星に搭載されたデータ収集装置は、宇宙放射線の影響を受けるため、地上に配置されるデータ収集装置よりも故障する可能性が高くなる。また、人工衛星、航空機又潜水艇などに搭載されるデータ収集装置では、収集したデータを別の装置、例えば地上に設置されている集計用のサーバ装置に送信するための通信回路の通信速度を大きくすることが容易ではない。

図１は従来のデータ収集装置の回路ブロック図である。

データ収集装置１００は、複数のデータ収集部１１０を有する。複数のデータ収集装置１１０はそれぞれ、単数又は複数のセンサから送信されたデータを受信するインタフェース回路１１１と、受信したデータを処理する演算処理部１１２と、演算処理部１１２が処理したデータを記憶するメモリ１１３とを有する。同一の構成を有する複数のデータ収集部１１０はバックアップ用のデータ収集部として使用される。すなわち、データ収集装置１００は、使用しているデータ収集部１１０が故障した場合に他のデータ収集部１１０を使用することによりデータ収集を継続できる。

しかしながら、データ収集装置１００を極限環境で使用する場合、種々の問題が生じる可能性がある。まず、複数のデータ収集部１１０を搭載すると、データ収集装置１００の重量及び配置スペースが増加すると共に、データ収集装置１００を駆動する電池が大型化するおそれがある。

また、データ収集装置１００は、データレートが可変であるデータを収集するために最適な構成にすることは容易ではない。センサから送信されるデータは、連続して送信される場合がある一方で、センサから全くデータが送信されない場合もある。というのは、センサにより検出される事象の発生頻度が、一定ではない場合が十分に考えられるからである。しかしながら、データ収集部１１０は送信されるデータ量に応じて、データ処理速度を変更することは容易ではなく、複数のデータ収集部１１０はそれぞれ、連続して送信されるデータを受信できるような回路構成で実装される場合が多い。データ収集部１１０が連続して送信されるデータを受信できるような回路構成で実装されると、データ収集部１１０は、回路規模が大きくなると共に動作周波数が高くなり、データ収集装置１００を駆動する電池が更に大型化するおそれがある。

また、データ収集装置１００では、メモリ１１３に書き込まれたデータを読み出す前に、メモリ１１３の全てのメモリセルにデータが書き込まれると、センサから送信されたデータを書き込めなくおそれがある。特に、センサからデータが不規則な周期で送信される場合、メモリ１１３の全てのメモリセルにデータが書き込まれて、センサから送信されたデータを書き込めなくなるタイミングを予測することは容易ではない。メモリ１１３の全てのメモリセルにデータが書き込まれる前に、メモリ１１３に書き込まれたデータを外部装置に送信するために、外部装置にデータを送信する頻度を高くすると、演算処理部１１２がデータ送信処理をする時間が増加する。演算処理部１１２がデータ送信処理をする時間が増加すると、演算処理部１１２がデータ送信処理のためビジー状態となり、センサから送信されたデータが受信されない状態になる時間が増加する。

このように、同一の構成を有する複数のデータ収集部１１０を有するデータ収集装置１００を使用して、極限環境において種々のデータを収集する場合、センサから送信されたデータを欠落なく送信することは容易ではない。

そこで、バックアップ用に搭載されるメモリ及び演算処理部をデータ送信処理に使用し且つデータ送信処理に使用されないメモリ及び演算処理部の電源をオフする構成を採用することによって、データ送信処理の高速化及び低電力化が実現されると発明者は考えた。

図２は、第１実施形態に係るデータ収集装置の回路ブロック図である。

データ収集装置１は、データ制御部１０と、第１メモリ２１と、第２メモリ２２と、第３メモリ２３と、第１演算処理部３１と、第２演算処理部３２とを有する。

データ制御部１０は、単数又は複数のセンサから送信されるデータを有線または無線通信を介して受信し、受信したデータを第１メモリ２１、第２メモリ２２又は第３メモリ２３の何れかに記憶する。また、データ制御部１０は、第１メモリ２１、第２メモリ２２及び第３メモリ２３に記憶されたデータを不図示の送信装置から例えば無線通信網を介して別の装置へ向けて送信するように第１演算処理部３１及び第２演算処理部３２を制御する。また、データ制御部１０は、第１メモリ２１、第２メモリ２２及び第３メモリ２３並びに第１演算処理部３１及び第２演算処理部３２の電源を個別にオンオフする。

第１メモリ２１、第２メモリ２２及び第３メモリ２３はそれぞれ、複数のメモリセルが配置されるメモリセル領域を有する記憶装置を有する。

第１演算処理部３１及び第２演算処理部３２はそれぞれ、第１メモリ２１、第２メモリ２２及び第３メモリ２３に記憶されたデータを送信するための演算処理を実行する演算処理装置である。第１演算処理部３１及び第２演算処理部３２はそれぞれ、データ制御部１０から受信する割込み指示信号に基づいて、第１メモリ２１、第２メモリ２２及び第３メモリ２３に記憶されるデータを不図示の送信装置に送信する送信処理を開始する。第１演算処理部３１及び第２演算処理部３２はそれぞれ、送信処理を終了すると、送信処理終了信号をデータ制御部１０に送信する。

第１メモリ２１、第２メモリ２２及び第３メモリ２３並びに第１演算処理部３１及び第２演算処理部３２は交互に使用するように制御されることが好ましい場合がある。例えば、データ収集装置１が人工衛星に搭載される場合、宇宙放射線から受ける影響を最小限に抑えるため、バックアップとして搭載される素子も動作させることが好ましいためである。

図３は、データ収集装置１の機能ブロック図である。

データ制御部１０は、シリアル／パラレル変換部１１と、ＤＭＡバッファ部１２とを有する。データ制御部１０は、第１メモリインタフェース部１３１と、第２メモリインタフェース部１３２と、第３メモリインタフェース部１３３とを更に有する。データ制御部１０は、第１ＭＰＵバススイッチ部１４１と、第２ＭＰＵバススイッチ部１４２と、ＤＭＡバススイッチ部１４３とを更に有する。データ制御部１０は、第１ＭＰＵインタフェース部１５１と、第２ＭＰＵインタフェース部１５２と、構成制御部１６とを更に有する。

シリアル／パラレル変換部１１は、Ｉ２Ｃバスなどのシリアルデータとしてセンサから送信されるデータを、１バイト又は１ワードのパラレルデータに変換して、ＤＭＡバッファ部１２に送信する。一例では、シリアル／パラレル変換部１１は、パラレルデータに変換したデータを８ビットずつＤＭＡバッファ部１２に送信する。

ＤＭＡバッファ部１２は、メモリバス幅分のデータがシリアル／パラレル変換部１１から送信されると、構成制御部１６により接続された第１メモリ２１、第２メモリ２２又は第３メモリ２３の何れかに書き込むＤＭＡ転送を実行する。ＤＭＡバッファ部１２は、ＤＭＡバス幅毎にデータをＤＭＡ転送を実行する。ＤＭＡバス幅が３２ビットであり、シリアル／パラレル変換部１１からパラレルデータに変換したデータが８ビットずつ受信する場合、ＤＭＡバッファ部１２は、シリアル／パラレル変換部１１から４回データを受信する毎にＤＭＡ転送を実行する。

また、ＤＭＡバッファ部１２は、アドレスカウンタ１２１と、拡張レジスタ１２２とを有する。アドレスカウンタ１２１は、ＤＭＡ転送を実行する毎にインクリメントされる。アドレスカウンタ１２１がメモリフルを示すアドレスまでインクリメントされると、ＤＭＡバッファ部１２は、構成制御部１６に割込み信号を送信する。すなわち、ＤＭＡバッファ部１２は、メモリにＤＭＡ転送されたデータのデータ量がメモリに記憶可能なデータ量に達したときに、割込み信号を送信する。ＤＭＡバッファ部１２は、割込み信号を送信した後は、構成制御部１６が設定を変更したメモリに対してＤＭＡ転送を実行する。

拡張レジスタ１２２は、第１メモリ２１、第２メモリ２２及び第３メモリ２３の何れか２つ又は全てを単一のメモリとして機能させるときに、メモリフルを示すアドレスを拡張するために使用されるレジスタである。

ＤＭＡバッファ部１２は、第１演算処理部３１又は第２演算処理部３２から送信処理終了信号を受信すると、アドレスカウンタ１２１をクリアする。

第１メモリインタフェース部１３１は、第１メモリＥＣＣ部１３１Ｅを有し、構成制御部１６から送信される信号に基づいて、第１メモリ２１との間でデータを送受信すると共に、第１メモリ２１が正常に動作可能であるか否かを判定する。

第１メモリインタフェース部１３１は、第１メモリＥＣＣ部１３１Ｅに記憶されるアルゴリズムに基づいて、第１メモリ２１へのアクセスを開始する毎に第１メモリ２１に記憶されるデータのエラーをＥＣＣ（Error Check and Correct）によって検出する。第１メモリインタフェース部１３１は、ＥＣＣによって２ビットエラー、オール１又はオール０などのエラーが検出されたとき、構成制御部１６に第１メモリ故障信号を送信する。

第２メモリインタフェース部１３２及び第３メモリインタフェース部１３３はそれぞれ、第１メモリインタフェース部１３１と同一の機能を有する。第２メモリインタフェース部１３２は、第２メモリ２２との間でデータを送受信すると共に、第２メモリ２２が正常に動作可能であるか否かを判定する。第２メモリインタフェース部１３２は、ＥＣＣによって２ビットエラー、オール１又はオール０などのエラーが検出されたとき、構成制御部１６に第２メモリ故障信号を送信する。第３メモリインタフェース部１３３は、第３メモリ２３との間でデータを送受信すると共に、第３メモリ２３が正常に動作可能であるか否かを判定する。第３メモリインタフェース部１３３は、ＥＣＣによって２ビットエラー、オール１又はオール０などのエラーが検出されたとき、構成制御部１６に第３メモリ故障信号を送信する。

第１ＭＰＵバススイッチ部１４１は、構成制御部１６から受信する指示信号に基づいて、第１メモリ２１、第２メモリ２２又は第３メモリ２３の何れか１つと、第１演算処理部３１との間を接続し又は切断する。

第１ＭＰＵバススイッチ部１４１は、構成制御部１６から第１メモリ接続指示信号を受信すると、第１メモリインタフェース部１３１との間を接続する。第１ＭＰＵバススイッチ部１４１は、構成制御部１６から第１メモリ切断指示信号を受信すると、第１メモリインタフェース部１３１との間を切断する。第１ＭＰＵバススイッチ部１４１と第１メモリインタフェース部１３１との間が接続されることにより、第１メモリ２１と第１演算処理部３１との間が接続される。

第１ＭＰＵバススイッチ部１４１は、構成制御部１６から第２メモリ接続指示信号を受信すると、第２メモリインタフェース部１３２との間を接続する。第１ＭＰＵバススイッチ部１４１は、構成制御部１６から第２メモリ切断指示信号を受信すると、第２メモリインタフェース部１３２との間を切断する。第１ＭＰＵバススイッチ部１４１と第２メモリインタフェース部１３２との間が接続されることにより、第２メモリ２２と第１演算処理部３１との間が接続される。

第１ＭＰＵバススイッチ部１４１は、構成制御部１６から第３メモリ接続指示信号を受信すると、第３メモリインタフェース部１３３の間を接続する。第１ＭＰＵバススイッチ部１４１は、構成制御部１６から第３メモリ切断指示信号を受信すると、第３メモリインタフェース部１３３との間を切断する。第１ＭＰＵバススイッチ部１４１と第３メモリインタフェース部１３３との間が接続されることにより、第３メモリ２３と第１演算処理部３１との間が接続される。

第２ＭＰＵバススイッチ部１４２及びＤＭＡバススイッチ部１４３はそれぞれ、第１第２ＭＰＵバススイッチ部１４１と同一の機能を有する。第２ＭＰＵバススイッチ部１４２は、第１メモリ２１、第２メモリ２２及び第３メモリ２３と第２演算処理部３２との間を接続し、又は切断する。ＤＭＡバススイッチ部１４３は、第１メモリ２１、第２メモリ２２及び第３メモリ２３とＤＭＡバッファ部１２との間を接続し、又は切断する。

第１ＭＰＵインタフェース部１５１は、第１ＭＰＵＷＤＴ部１５１Ｗを有する。第１ＭＰＵインタフェース部１５１は、構成制御部１６から送信される信号に基づいて、第１演算処理部３１との間でデータを送受信すると共に、第１演算処理部３１が正常に動作可能であるか否かを判定する。

第１ＭＰＵインタフェース部１５１は、第１ＭＰＵＷＤＴ部１５１Ｗに配置されるウォッチドックタイマを使用して、所定の周期で第１演算処理部３１が正常に動作しているか否かを判定する。第１ＭＰＵインタフェース部１５１は、所定の周期毎に第１ＭＰＵＷＤＴ部１５１Ｗに配置されるウォッチドックタイマをリセットする指示を第１演算処理部３１に送信する。第１演算処理部３１の電源がオンしており且つ第１ＭＰＵＷＤＴ部１５１Ｗに配置されるウォッチドックタイマがリセットされない場合、第１ＭＰＵインタフェース部１５１は、第１演算処理部３１が故障していると判定する。第１ＭＰＵインタフェース部１５１は、第１演算処理部３１が故障していると判定したとき、構成制御部１６に第１演算処理部故障信号を送信する。

第２ＭＰＵインタフェース部１５２は、第１ＭＰＵインタフェース部１５１と同一の機能を有する。第２ＭＰＵインタフェース部１５２は、第２演算処理部３２との間でデータを送受信すると共に、第２演算処理部３２が正常に動作可能であるか否かを判定する。第２ＭＰＵインタフェース部１５２は、第２演算処理部３２が故障していると判定したとき、構成制御部１６に第２演算処理部故障信号を送信する。

構成制御部１６は、メモリ故障判定部１６１と、ＤＭＡバス設定部１６２と、ＭＵＰ故障判定部１６３と、送信処理設定部１６４と、送信待機設定部１６５と、送信バス設定部１６６とを有する。構成制御部１６は、メモリ電源制御部１６７と、ＭＰＵ電源制御部１６８とを更に有する。構成制御部１６は、メモリ故障レジスタ１７１と、ＤＭＡバスレジスタ１７２と、ＭＵＰ故障レジスタ１７３と、送信処理レジスタ１７４と、送信待機レジスタ１７５と、送信バスレジスタ１７６とを更に有する。構成制御部１６は、メモリ電源レジスタ１７７と、ＭＰＵ電源レジスタ１７８とを更に有する。

メモリ故障判定部１６１は、第１メモリ２１、第２メモリ２２又は第３メモリ２３の何れかの電源がオンされたことを検知すると、対応するメモリインタフェース部に電源オンしたメモリが動作可能であるか否かを判定させる。メモリ故障判定部１６１は、第１メモリインタフェース部１３１から第１メモリ故障信号を受信したとき、メモリ故障レジスタ１７１に第１メモリ２１が故障したことを記憶する。メモリ故障判定部１６１は、第２メモリインタフェース部１３２から第２メモリ故障信号を受信したとき、メモリ故障レジスタ１７１に第２メモリ２２が故障したことを記憶する。メモリ故障判定部１６１は、第３メモリインタフェース部１３３から第３メモリ故障信号を受信したとき、メモリ故障レジスタ１７１に第３メモリ２３が故障したことを記憶する。

ＤＭＡバス設定部１６２は、ＤＭＡ転送が実行されるメモリを選択する。ＤＭＡバス設定部１６２は、単一のメモリにのみＤＭＡ転送を実行するときには、第１メモリ２１、第２メモリ２２及び第３メモリ２３の順にＤＭＡ転送を実行するメモリに選択し、ＤＭＡバスレジスタ１７２に記憶する。ＤＭＡバス設定部１６２は、第１メモリ２１へのＤＭＡ転送が終了して、ＤＭＡバス設定部１６２から割込み信号を受信すると、ＤＭＡ転送が実行されるメモリとして第２メモリ２２を選択する。ＤＭＡバス設定部１６２は、第２メモリ２２へのＤＭＡ転送が終了して、ＤＭＡバッファ部１２から割込み信号を受信すると、ＤＭＡ転送が実行されるメモリとして第３メモリ２３を選択する。ＤＭＡバス設定部１６２は、第３メモリ２３へのＤＭＡ転送が終了して、ＤＭＡバッファ部１２から割込み信号を受信すると、ＤＭＡ転送が実行されるメモリとして第１メモリ２１を選択する。

ＤＭＡバス設定部１６２は、第１メモリ２１、第２メモリ２２又は第３メモリ２３の何れかが故障しているとき、故障しているメモリを飛ばしてＤＭＡ転送が実行されるメモリを選択する。例えば、第３メモリ２３が故障しているとき、構成制御部１６は、第１メモリ２１と第２メモリ２２とを交互にＤＭＡ転送が実行されるメモリとして選択する。

ＭＰＵ故障判定部１６３は、第１ＭＰＵインタフェース部１５１及び第２ＭＰＵインタフェース部１５２に所定の周期毎にＭＰＵ故障判定指示信号を送信し、第１演算処理部３１及び第２演算処理部３２が故障したか否かを判定させる。ＭＰＵ故障判定部１６３は、第１ＭＰＵインタフェース部１５１から第１演算処理部故障信号を受信したとき、ＭＵＰ故障レジスタ１７３に第１演算処理部３１が故障したことを記憶する。メモリ故障判定部１６１は、第２ＭＰＵインタフェース部１５２から第２演算処理部故障信号を受信したとき、ＭＵＰ故障レジスタ１７３に第２演算処理部３２が故障したことを記憶する。

送信処理設定部１６４は、第１演算処理部３１又は第２演算処理部３２の何れかが送信処理を実行するかを設定する。送信処理設定部１６４は、ＤＭＡバッファ部１２から割込み信号を受信すると、第１演算処理部３１及び第２演算処理部３２の状態に基づいて、送信処理を実行する処理装置を設定する。第１演算処理部３１が故障しているときは、送信処理設定部１６４は、第２演算処理部３２に送信処理を実行させるように送信処理レジスタ１７４を設定する。第２演算処理部３２が故障しているときは、送信処理設定部１６４は、第１演算処理部３１に送信処理を実行させるように送信処理レジスタ１７４を設定する。第１演算処理部３１及び第２演算処理部３２の双方が故障していないとき、送信処理設定部１６４は、第１演算処理部３１と第２演算処理部３２とを交互に動作させるように、送信処理レジスタ１７４を設定する。送信処理設定部１６４は、送信処理レジスタ１７４に設定された演算処理部に割込み指示信号を送信する。

送信処理設定部１６４は、第１演算処理部３１又は第２演算処理部３２の何れかが送信処理を実行してビジー状態であるとき、送信処理レジスタ１７４の設定を変更しない。第１演算処理部３１及び第２演算処理部３２の双方が同時に送信処理を実行することを防止するためである。

また、送信処理設定部１６４は、送信処理が実行されるメモリを設定する。送信処理設定部１６４は、第１メモリ２１にＤＭＡ転送が終了した後に、第１演算処理部３１及び第２演算処理部３２がビジー状態ではないと判定すると、送信処理が実行されるメモリとして第１メモリ２１を送信処理レジスタ１７４に記憶する。送信処理設定部１６４は、第２メモリ２２にＤＭＡ転送が終了した後に、第１演算処理部３１及び第２演算処理部３２がビジー状態ではないと判定すると、送信処理が実行されるメモリとして第２メモリ２２を送信処理レジスタ１７４に記憶する。送信処理設定部１６４は、第３メモリ２３にＤＭＡ転送が終了した後に、第１演算処理部３１及び第２演算処理部３２がビジー状態ではないと判定すると、送信処理が実行されるメモリとして第３メモリ２３を送信処理レジスタ１７４に記憶する。

送信処理設定部１６４は、第１演算処理部３１又は第２演算処理部３２から送信処理終了信号を受信すると、送信処理レジスタ１７４をクリアする。

送信待機設定部１６５は、送信処理設定部１６４から演算処理部ビジー信号を受信すると、使用されていないメモリの先頭アドレスをＤＭＡ転送が実行されていたメモリの最終アドレスの次にマッピングする。例えば、第２メモリ２２へのＤＭＡ転送及び第１メモリ２１の送信処理を実行していたときに、送信待機設定部１６５は、演算処理部ビジー信号を受信すると、第３メモリ２３の先頭アドレスを第２メモリの最終アドレスの次にマッピングする。

送信待機設定部１６５は、演算処理部ビジー信号を受信すると、ＤＭＡバッファ部１２に、アドレスカウンタ１２１と拡張レジスタ１２２とを使用してメモリフルを示すアドレスを変更するように指示する。例えば、ＤＭＡバッファ部１２は、演算処理部ビジー信号を受信して第２メモリ２２に次いで第３メモリ２３にＤＭＡ転送を実行する場合、２つのメモリに記憶される合計のデータ量に対応するアドレスがメモリフルを示すアドレスになるように変更する。

送信待機設定部１６５は、演算処理部ビジー信号と共に送信処理設定部１６４から送信された待機メモリ信号に対応するメモリを待機メモリとして送信待機レジスタ１７５に記憶する。例えば、送信待機設定部１６５は、演算処理部ビジー信号を受信する前にＤＭＡ転送が実行されていたメモリが第１メモリ２１であった場合、第１メモリ２１を待機メモリとして送信待機レジスタ１７５に記憶する。

送信バス設定部１６６は、送信処理レジスタ１７４に記憶される設定に基づいて、第１メモリ２１、第２メモリ２２及び第３メモリ２３と、第１演算処理部３１及び第２演算処理部３２との間の接続を設定する。

送信バス設定部１６６は、第１メモリ２１及び第１演算処理部３１を選択するように送信処理レジスタ１７４が設定される場合、第１ＭＰＵバススイッチ部１４１に第１メモリ接続指示信号を送信する。送信バス設定部１６６は、第２メモリ２２及び第１演算処理部３１を選択するように送信処理レジスタ１７４が設定される場合、第１ＭＰＵバススイッチ部１４１に第２メモリ接続指示信号を送信する。送信バス設定部１６６は、第３メモリ２３及び第１演算処理部３１を選択するように送信処理レジスタ１７４が設定される場合、第１ＭＰＵバススイッチ部１４１に第３メモリ接続指示信号を送信する。

送信バス設定部１６６は、第１メモリ２１及び第２演算処理部３２を選択するように送信処理レジスタ１７４が設定される場合、第２ＭＰＵバススイッチ部１４２に第１メモリ接続指示信号を送信する。送信バス設定部１６６は、第２メモリ２２及び第２演算処理部３２を選択するように送信処理レジスタ１７４が設定される場合、第２ＭＰＵバススイッチ部１４２に第２メモリ接続指示信号を送信する。送信バス設定部１６６は、第３メモリ２３及び第２演算処理部３２を選択するように送信処理レジスタ１７４が設定される場合、第２ＭＰＵバススイッチ部１４２に第３メモリ接続指示信号を送信する。

メモリ電源制御部１６７は、ＤＭＡバスレジスタ１７２及び送信処理レジスタ１７４の設定に基づいて、ＤＭＡ転送及び送信処理が実行されていないメモリの電源をオフする。メモリ電源制御部１６７は、第１メモリ２１、第２メモリ２２及び第３メモリ２３それぞれの電源状態をメモリ電源レジスタ１７７に記憶する。

ＭＰＵ電源制御部１６８は、送信処理レジスタ１７４の設定に基づいて、送信処理が実行されていない演算処理部の電源をオフする。ＭＰＵ電源制御部１６８は、第１演算処理部３１及び第２演算処理部３２それぞれの電源状態をＭＰＵ電源レジスタ１７８に記憶する。

データ制御部１０、第１演算処理部３１及び第２演算処理部３２が実行する処理のプログラムは、コンピュータプログラム記憶部８０に記憶される。コンピュータプログラム記憶部８０として、ＣＤ−ＲＯＭ、ＤＶＤディスク及びＵＳＢメモリ等の可搬型記録媒体、フラッシュメモリ等の半導体メモリ、ハードディスクドライブ等が使用される。

図４はデータ収集装置１の処理フローの一例を示す図であり、図５〜１３は図４に示す処理フローの処理における回路動作状態を示す図である。図５〜１３において、実線で示されるメモリ及び演算処理部は電源がオンの状態を示し、破線で示されるメモリ及び演算処理部は電源がオフの状態を示す。図５〜１３において、実線で示される配線は接続状態を示し、破線で示される配線は切断状態を示す。また、図５〜１３において、ハッチングされたメモリは、ＤＭＡ転送されたデータのデータ量が記憶可能なデータ量に達した状態のメモリを示す。

まず、ステップＳ１において、メモリ電源制御部１６７は、第１メモリ２１の電源をオンし、ＤＭＡバス設定部１６２は、第１メモリ２１にＤＭＡバスを接続する。

次いで、ステップＳ２において、シリアル／パラレル変換部１１は、シリアルデータとしてセンサから送信されるデータをパラレルデータに変換して、ＤＭＡバッファ部１２に送信する。

次いで、ステップＳ３において、ＤＭＡバッファ部１２は、受信したパラレルデータを第１メモリ２１に書き込むＤＭＡ転送を実行する。次いで、ステップＳ４において、ＤＭＡバッファ部１２は、アドレスカウンタ１２１をインクリメントする。

次いで、図５に示すように、ステップＳ７において、ステップＳ３〜Ｓ６の処理が繰り返される。

次いで、ステップＳ８において、ＤＭＡバッファ部１２は、アドレスカウンタ１２１がメモリフルを示すアドレスまでインクリメントする。ＤＭＡバッファ部１２は、アドレスカウンタ１２１がメモリフルを示すアドレスまでインクリメントされると、第１メモリ２１にＤＭＡ転送されたデータのデータ量が第１メモリ２１に記憶可能なデータ量に達したと判定する。

次いで、図６に示すように、ステップＳ９において、ＭＰＵ電源制御部１６８は、第１演算処理部３１の電源をオンする。次いで、ＤＭＡバス設定部１６２は第１メモリ２１のＤＭＡバスを分離し、送信バス設定部１６６は第１メモリ２１と第１演算処理部３１との間を接続し、送信処理設定部１６４は第１演算処理部３１に割込み指示信号を送信する。

次いで、図７に示すように、ステップＳ１０において、第１演算処理部３１は、第１メモリ２１に記憶されるデータを送信装置に送信する送信処理を開始する。

次いで、図８に示すように、ステップＳ１１において、メモリ電源制御部１６７は、第２メモリ２２の電源をオンし、ＤＭＡバス設定部１６２は、第２メモリ２２のＤＭＡバスを接続する。

次いで、図９に示すように、ステップＳ１１〜１３において、第１メモリ２１に記憶されるデータの送信処理と共に、第２メモリ２２へのＤＭＡ転送が実行される。

次いで、図１０に示すように、ステップＳ１４において、第１演算処理部３１は、第１メモリ２１に記憶されるデータの送信処理を終了すると、送信処理終了信号をデータ制御部１０に送信する。

次いで、図１１に示すように、ステップＳ１５において、送信処理設定部１６４は送信処理レジスタ１７４をクリアし、第１メモリ２１と第１演算処理部３１との間の接続が切断される。次いで、メモリ電源制御部１６７は第１メモリ２１の電源をオフし、ＭＰＵ電源制御部１６８は第１演算処理部３１の電源をオフする。

次いで、ステップＳ１６において、アドレスカウンタ１２１がメモリフルを示すアドレスまでインクリメントする。

次いで、図１２に示すように、ステップＳ１７において、ＭＰＵ電源制御部１６８は、第２演算処理部３２の電源をオンする。次いで、ＤＭＡバス設定部１６２は第２メモリ２２のＤＭＡバスを分離し、送信バス設定部１６６は第２メモリ２２と第２演算処理部３２との間を接続し、送信処理設定部１６４は第２演算処理部３２に割込み指示信号を送信する。

次いで、図１３に示すように、ステップＳ１８において、第２演算処理部３２は、第２メモリ２２に記憶されるデータを送信装置に送信する送信処理を開始する。

以降、第３メモリ２３の電源をオンし、第３メモリ２３にＤＭＡ転送を開始し、データ収集装置１は、第１メモリ２１〜第３メモリ２３並びに第１演算処理部３１及び第２演算処理部３２を順次切り替えながら、ＤＭＡ転送及び送信処理を繰り返す。

図１４はデータ収集装置１の処理フローの他の例を示す図であり、図１５〜１９は図１４に示す処理フローの処理における回路動作状態を示す図である。図１５〜１９において、実線で示されるメモリ及び演算処理部は電源がオンの状態を示し、破線で示されるメモリ及び演算処理部は電源がオフの状態を示す。図１５〜１９において、実線で示される配線は接続状態を示し、破線で示される配線は切断状態を示す。また、図１５〜１９において、ハッチングされたメモリは、ＤＭＡ転送されたデータのデータ量が記憶可能なデータ量に達した状態のメモリを示す。

図１４に示す処理フローは、第１メモリ２１に記憶されるデータの送信処理が終了する前に、第２メモリ２２へのＤＭＡ転送が終了する場合の処理フローを示すことが図４に示す処理フローと相違する。

ステップＳ１〜１３は、図４に示す処理フローと同様な処理が実行される。

次いで、図１５に示すように、ステップＳ１４において、ＤＭＡバッファ部１２は、アドレスカウンタ１２１がメモリフルを示すアドレスまでインクリメントする。ＤＭＡバッファ部１２は、アドレスカウンタ１２１がメモリフルを示すアドレスまでインクリメントされると、第２メモリ２２にＤＭＡ転送されたデータのデータ量が第２メモリ２２に記憶可能なデータ量に達したと判定する。

次いで、図１６に示すように、ステップＳ１５において、メモリ電源制御部１６７は、第３メモリをオンし、構成制御部１６は、ＤＭＡバスを第２メモリ２２から第３メモリ２３に変更する。次いで、第１演算処理部３１がビジーであるので、ＤＭＡバッファ部１２は、第２メモリ２２及び第３メモリ２３に記憶される合計のデータ量がフルアドレスになるように変更する。

次いで、図１７に示すように、ステップＳ１６〜１７において、第１メモリ２１に記憶されるデータの送信処理と共に、第３メモリ２３へのＤＭＡ転送が実行される。

次いで、図１８に示すように、ステップＳ１８において、第１演算処理部３１は、第１メモリ２１に記憶されるデータの送信処理を終了すると、送信処理終了信号をデータ制御部１０に送信する。

次いで、図１９に示すように、ステップＳ１９において、送信処理設定部１６４は送信処理レジスタ１７４をクリアし、第１メモリ２１と第１演算処理部３１との間の接続が切断される。次いで、メモリ電源制御部１６７は第１メモリ２１の電源をオフし、ＭＰＵ電源制御部１６８は第１演算処理部３１の電源をオフする。

次いで、ＭＰＵ電源制御部１６８は第２演算処理部３２の電源をオンし、第２メモリ２２に記憶されたデータの送信処理を開始する。以降、データ収集装置１は、第１メモリ２１〜第３メモリ２３並びに第１演算処理部３１及び第２演算処理部３２を順次切り替えながら、ＤＭＡ転送及び送信処理を繰り返す。

図２０は、データ収集装置１の他の処理における回路動作状態を示す図である。

データ収集装置１は、第１センサデータ及び第２センサデータの２つのデータを同時に受信するときに、第１メモリ２１及び第２メモリ２２の２つのメモリにＤＭＡ転送を実行する処理が可能である。２つのセンサデータを同時にＤＭＡ転送することにより、２つのセンサデータを同時に受信した場合でも、２つのデータを共に記憶することができる。

図２１は、データ収集装置１の他の処理における回路動作状態を示す図である。

データ収集装置１は、第１演算処理部３１がデータの送信処理を実行している間に、データの送信処理を実行していない第２演算処理部３２を使用してメモリに記憶されたデータを解析する処理を実行することが可能である。第２演算処理部３２は、第３メモリ２３に記憶されるデータを解析する。例えば、第３メモリ２３に記憶されるデータが全て同一の値である場合、第２演算処理部３２が第３メモリ２３に記憶されるデータを解析することにより、第２演算処理部３２は、第３メモリ２３に記憶されるデータを全て送信しなくてよいと判定できる。第３メモリ２３に記憶されるデータを全て送信しなくてよいとの判定に基づいて、データ収集装置１は、第３メモリ２３に記憶されるデータを全て送信しない場合、送信処理のために消費する電力を削減することができる。

データ収集装置１は、３つのメモリ及び２つの演算処理部を有するが、データ収集装置は、４つ以上のメモリを有してもよく、３つ以上の演算処理部を有してもよい。

また、データ収集装置１は、１つ又は２つのセンサから送信されるデータを収集するが、３つ以上のセンサから送信されるデータを収集してもよい。データ収集装置１が複数のセンサから送信されるデータを収集する場合、第１メモリ２１、第２メモリ２２及び第３メモリ２３はそれぞれ、センサ毎に分割されたＤＭＡ転送用記憶領域を有するように形成されてもよい。第１メモリ２１、第２メモリ２２及び第３メモリ２３がセンサ毎に分割されたＤＭＡ転送用記憶領域を有する場合、ＤＭＡ転送用記憶領域が記憶可能なデータ量は、センサ毎に異なるように形成されてもよい。例えば、データが送信される頻度が高いセンサ用のＤＭＡ転送用記憶領域を大きくし、データが送信される頻度が低いセンサ用のＤＭＡ転送用記憶領域を小さくしてもよい。

また、データ収集装置１は、第１メモリ２１、第２メモリ２２又は第３メモリ２３の何れかが故障した場合でも、センサから送信されるデータをより正確に収集できるような機能を有してもよい。

図２２は、第２実施形態に係るデータ収集装置の機能ブロック図である。

データ制御部４０は、ＯＲ回路部１８と多数決回路部１９とを有することが、図３を参照して説明されたデータ制御部１０と相違する。

ＯＲ回路部１８は、書き込みレジスタ１８１と、読み出しレジスタ１８２とを有する。書き込みレジスタ１８１は第１メモリ２１、第２メモリ２２及び第３メモリ２３それぞれについて、書き込み可能であるか否かを記憶する。読み出しレジスタ１８２は、第１メモリ２１、第２メモリ２２及び第３メモリ２３それぞれについて、読み出し可能であるか否かを記憶する。

ＯＲ回路部１８は、書き込みレジスタ１８１の状態に基づいて、第１メモリ２１及び第２メモリ２２、第２メモリ２２及び第３メモリ２３又は第３メモリ２３及び第１メモリ２１に同一データを書き込むようにＤＭＡバッファ部１２に指示する。ＯＲ回路部１８は、２つのメモリに書き込まれたデータを読み出すときに、読み出しレジスタ１８１に基づいて、データが書き込まれた２つのメモリがアクセス可能か否かを判定する。ＯＲ回路部１８は、読み出し可能であると判定されたメモリから読み出されたデータを第１演算処理部３１又は第２演算処理部３２に送信する。ＯＲ回路部１８は、同一データが書き込まれたメモリの双方が読み出し可能であると判定された場合、何れか一方のメモリから読み出されたデータを第１演算処理部３１又は第２演算処理部３２に送信する。

多数決回路部１９は、第１メモリ２１、第２メモリ２２及び第３メモリ２３それぞれについて、書き込み可能か否かを判定するための書き込みレジスタ１９１を有する。多数決回路部１９は、書き込みレジスタ１９１の状態に基づいて、第１メモリ２１、第２メモリ２２及び第３メモリ２３の全てのメモリが書き込み可能であると判定した場合に、３つのメモリに同一データを書き込むようにＤＭＡバッファ部１２に指示する。

多数決回路部１９は、３つのメモリに書き込まれたデータを読み出すときに、読み出されたデータを比較して読み出しデータが「０」であるか又は「１」であるかを判定する。多数決回路部１９は、３つの読み出しデータが全て「０」である場合、正しい読み出しデータは「０」であると判定する。多数決回路部１９は、２つの読み出しデータが「０」であり他の１つの読み出しデータが「１」である場合、正しい読み出しデータは「０」であると判定する。多数決回路部１９は、２つの読み出しデータが「１」であり他の１つの読み出しデータが「０」である場合、正しい読み出しデータは「１」であると判定する。多数決回路部１９は、３つの読み出しデータが全て「１」である場合、正しい読み出しデータは「１」であると判定する。多数決回路部１９は、正しいと判定した読み出しデータを第１演算処理部３１又は第２演算処理部３２に送信する。多数決回路部１９は、データ収集装置が４つ以上のメモリを有している場合に使用することが好ましい。

また、第１メモリ２１、第２メモリ２２又は第３メモリ２３の何れかが故障したときに、単一のメモリ内部をＤＭＡ転送用記憶領域と、送信処理用記憶領域とに分割してもよい。単一のメモリ内部をＤＭＡ転送用記憶領域と、送信処理用記憶領域とに分割して、データ制御部１０は、記憶領域毎にＤＭＡ転送と送信処理とを同時に実行することができる。

また、データ収集装置１は単一のプリント基板に搭載されてもよい。データ収集装置１を単一のプリント基板に搭載することにより、データ収集装置１を小型化することができる。

図２３は、データ収集装置１が搭載されるプリント基板の一例を示す図である。

プリント基板５０は、データ制御部電源領域５１と、第１メモリ電源領域５２１と、第２メモリ電源領域５２２と、第３メモリ電源領域５２３と、第１ＭＰＵ電源領域５３１と、第２ＭＰＵ電源領域５３２とを有する。

データ制御部電源領域５１には、データ制御部１０が配置され、外部電源６０から電源電圧が供給される。第１メモリ電源領域５２１には、第１メモリ２１を形成する複数の記憶装置２０と、電源ＩＣ６２１とが配置される。電源ＩＣ６２１は、電源電圧の供給をオンオフするロードスイッチを有し、データ制御部電源領域５１から供給される複数の記憶装置２０への電源電圧をオンオフする。第２メモリ電源領域５２２及び第３メモリ電源領域５２３は、第１メモリ電源領域５２１と同一の構成を有する。第１ＭＰＵ電源領域５３１には、第１演算処理部３１と、電源ＩＣ６３１とが配置される。電源ＩＣ６３１は、電源電圧の供給をオンオフするロードスイッチを有し、データ制御部電源領域５１から供給される第１演算処理部３１への電源電圧をオンオフする。第２ＭＵＰ電源領域５３２は、第１ＭＰＵ電源領域５３１と同一の構成を有する。

図２４は、プリント基板５０の部分斜視図である。

プリント基板５０は多層板であり、表面層５０１と、第２層５０２と、ＶＣＣ層５０３と、ＧＮＤ層５０４と、第３層５０５と、裏面層５０６と、ＶＣＣ層５０３及びＧＮＤ層５０４を電源領域毎に分離する電源分離部５０７とを有する。データ制御部電源領域５１の電源電圧は、電源用スルーホール５０８を介して、表面層５０１の表面に取り出され、表面層５０１の表面に形成されるパターン配線により、電源ＩＣ６２１に供給される。電源ＩＣ６２１に供給された電源電圧は、電源用スルーホール５０８を介して第１メモリ電源領域５２１のＶＣＣ層５０３及びＧＮＤ層５０４に供給される。

ＶＣＣ層５０３及びＧＮＤ層５０４は、プリント基板５０内部で電源領域毎に電源分離部５０７により分離されているので、ＶＣＣ層５０３及びＧＮＤ層５０４はプリント基板５０内部で電源領域を亘って接続されることはない。

また、データ制御部１０の機能の一部又は全てはハードウェアで実現してもよく、またソフトウェアで実現してもよい。例えば、シリアル／パラレル変換部１１及びＤＭＡバッファ部１２はハードウェアで実現し、構成制御部１６、メモリ電源制御部１６７及びＭＰＵ電源制御部１６８はソフトウェアで実現してもよい。

図２５は、データ制御部１０に処理を実行させるプログラムにより実行される処理の一例を示すフローチャートである。

まず、ステップＳ１０１において、データ制御部１０は、センサから送信されるデータを第１メモリ２１にＤＭＡ転送する。次いで、ステップＳ１０２において、第１メモリ２１に転送されたデータのデータ量が第１メモリ２１に記憶可能なデータ量に達したときに、第２メモリ２２の電源をオンすると共に、取得したデータを転送するメモリを第１メモリ２１から第２メモリ２２に変更する。次いで、データ制御部１０は、第１メモリ２１に記憶されたデータを送信処理の対象とする。

次いで、ステップＳ１０３において、データ制御部１０は、第１演算処理部３１又は第２演算処理部３２の何れかが送信処理を実行中であるか否かを判定する。データ制御部１０が第１演算処理部３１又は第２演算処理部３２の何れかも送信処理を実行中でないと判定すると処理はステップＳ１０４に進む。データ制御部１０が第１演算処理部３１又は第２演算処理部３２の何れかが送信処理を実行中であると判定すると処理はステップＳ１０６に進む。

処理がステップＳ１０４に進むと、データ制御部１０は、センサから送信されるデータを第２メモリ２２に転送する。次いで、ステップＳ１０５において、データ制御部１０は、第１演算処理部３１の電源をオンすると共に、第１メモリ２１に記憶されるデータの送信処理を開始する。

一方、処理がステップＳ１０６に進むと、データ制御部１０は、第２メモリ２２の先頭アドレスを第１メモリ２１の最終アドレスの次にマッピングする。次いで、ステップＳ１０７において、データ制御部１０は、センサから送信されるデータを第２メモリ２２に転送する。ステップＳ１０８において、データ制御部１０は、第１演算処理部３１又は第２演算処理部３２の何れかが実行していた送信処理が終了したと判定する。そして、ステップＳ１０９において、データ制御部１０は、第１メモリ２１に記憶されるデータの送信処理を開始する。

また、データ制御部１０と、第１演算処理部３１及び第２演算処理部３２とは同一のハードウェア構成を有する装置を使用してもよい。データ制御部１０と、第１演算処理部３１及び第２演算処理部３２とが同一のハードウェア構成を有する場合、データ制御部１０が故障した場合、第１演算処理部３１又は第２演算処理部３２の何れかがデータ制御部１０の機能を代替できる。第１演算処理部３１又は第２演算処理部３２の何れかは不図示の記憶装置に記憶されるデータ制御部１０の機能を実行するためのプログラムを読み込むことによって、データ制御部１０の機能を代替できる。

また、データ制御部１０が実行する処理の一部を第１演算処理部３１及び第２演算処理部３２又は他の演算処理装置が実行してもよい。例えば、第１メモリ２１、第２メモリ２２及び第３メモリ２３並びに第１演算処理部３１及び第２演算処理部３２の電源をオンオフする処理は、データ制御部１０以外の演算処理装置が実行してもよい。

データ収集装置１は、何れかが故障したときにバックアップとして機能する３つの第１メモリ２１、第２メモリ２２及び第３メモリ２３を順次使用して処理を実行するため、バックアップ用として搭載されるメモリを有効活用することができる。バックアップとして機能する２つの第１演算処理部３１及び第２演算処理部３２を順次使用して処理を実行するため、バックアップ用として搭載される演算処理装置を有効活用することができる。

また、データ収集装置１では、第１メモリ２１、第２メモリ２２及び第３メモリ２３並びに第１演算処理部３１及び第２演算処理部３２が使用されないとき、データ制御部１０から切り離されて電源がオフにされるので、消費電力が低減される。また、一方の演算処理装置が送信処理を実行している間、他方の演算処理装置は送信処理を実行せずに待機しているので、２つの演算処理装置が同時に送信処理を実行することはない。２つの演算処理装置が同時に送信処理を実行することはないので、データ収集装置１を駆動するための電力を供給する電池の容量を小さくすることができる。

また、データ収集装置１では、図１４等を参照して説明したように、送信されるデータ量が多い場合には２つのメモリを単一のメモリとして処理することができる。また、データ収集装置１では、単一のメモリ内部に複数のＤＭＡ転送用記憶領域を形成してもよい。データ収集装置１では、複数のセンサから送信されるデータを収集する場合でも、記憶領域の大きさは自由に設定可能である。

１データ収集装置
１０、４０データ制御部
２１第１メモリ
２２第２メモリ
２３第３メモリ
３１第１演算処理部（演算処理部）
３２第２演算処理部（演算処理部）

Claims

第１メモリと、
第２メモリと、
前記第１メモリ及び前記第２メモリに記憶されたデータを送信する送信処理を実行する演算処理部と、
取得したデータを前記第１メモリ及び前記第２メモリに転送すると共に、前記第１メモリ、前記第２メモリ及び前記演算処理部の電源を個別にオンオフするデータ制御部と、を有し、
前記データ制御部は、前記第１メモリの電源をオンし、
前記データ制御部は、取得したデータを前記第１メモリに転送し、
前記データ制御部は、前記第１メモリに転送されたデータのデータ量が前記第１メモリに記憶可能なデータ量に達したときに、前記第２メモリ及び前記演算処理部の電源をオンすると共に、取得したデータを転送するメモリを前記第１メモリから前記第２メモリに変更し、
前記演算処理部は、前記第１メモリに記憶されたデータを前記送信処理の対象とする、
ことを特徴とするデータ収集装置。
前記データ制御部は、前記第１メモリが記憶可能なデータ量に達した時に、前記演算処理部が前記送信処理を実行中である場合に、前記第２メモリの先頭アドレスを第１メモリの最終アドレスの次にマッピングする、請求項１に記載のデータ収集装置。
第３メモリを更に有し、
前記データ制御部は、前記送信処理中に、前記第２メモリに転送されたデータのデータ量が前記第２メモリに記憶可能なデータ量に達したときに、前記第３メモリの電源をオンすると共に、取得したデータを転送するメモリを前記第２メモリから前記第３メモリに変更し、
前記データ制御部は、前記第１メモリに記憶されたデータを送信する送信処理が終了した後に、前記第２メモリに記憶されたデータを送信する送信処理を開始する、前記請求項１又は２に記載のデータ収集装置。
前記演算処理部は、前記送信処理が終了したとき、送信処理終了信号を前記データ制御部に送信し、
前記データ制御部は、前記送信処理終了信号を受信すると、前記第１メモリ及び前記演算処理部の電源をオフする、請求項１〜３の何れか一項に記載のデータ収集装置。
第１メモリの電源をオンし、
取得したデータを前記第１メモリに転送し、
前記第１メモリに転送されたデータのデータ量が前記第１メモリに記憶可能なデータ量に達したときに、第２メモリの電源をオンすると共に、取得したデータを転送するメモリを前記第１メモリから前記第２メモリに変更する、
処理をコンピュータに実行させることを特徴とするデータ収集プログラム。