JPS6326892A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS6326892A JPS6326892A JP61170245A JP17024586A JPS6326892A JP S6326892 A JPS6326892 A JP S6326892A JP 61170245 A JP61170245 A JP 61170245A JP 17024586 A JP17024586 A JP 17024586A JP S6326892 A JPS6326892 A JP S6326892A
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- JP
- Japan
- Prior art keywords
- memory
- block
- control circuit
- power supply
- mode
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 59
- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
- Dram (AREA)
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、大容量データの書き込み、読み出しが自由に
行えるメモリ素子を使ったメモリ装置に関するものであ
る。
行えるメモリ素子を使ったメモリ装置に関するものであ
る。
（従来の技術）
従来、大容量データの書き込み、読み出しが自由に行え
るメモリ装置は、第３図に示すような構成をとっていた
。メモリ１０は、電源２により電源電流５０を供給され
、リードライン制御回路４により、アドレス信号、アド
レス・ストローブ信号、ライトイネーブル信号、チップ
セレクト信号等の制御信号５４が供給されて、ライトデ
ータのメモリへの書き込み及びメモリからリードデータ
の読み出しが行われていた。
るメモリ装置は、第３図に示すような構成をとっていた
。メモリ１０は、電源２により電源電流５０を供給され
、リードライン制御回路４により、アドレス信号、アド
レス・ストローブ信号、ライトイネーブル信号、チップ
セレクト信号等の制御信号５４が供給されて、ライトデ
ータのメモリへの書き込み及びメモリからリードデータ
の読み出しが行われていた。
（発明が解決しようとする間頚点）
しかじな力ｆら、従来のメモリ装置は、すべてのメモリ
素子に電源電流を供給するため、全メモリ容量のうち、
一部の容量しか使用しないという場合、未使用メモリ素
子はスタンバイ状態またはリフレッシュ状態にあり、消
費電力が不必要に大きくなるという欠点があった。本発
明は、使用しないメモリ素子への電源電流を遮断し、低
消費電力化できるモードを持つメモリ装置を提供するこ
とを目的とする。
素子に電源電流を供給するため、全メモリ容量のうち、
一部の容量しか使用しないという場合、未使用メモリ素
子はスタンバイ状態またはリフレッシュ状態にあり、消
費電力が不必要に大きくなるという欠点があった。本発
明は、使用しないメモリ素子への電源電流を遮断し、低
消費電力化できるモードを持つメモリ装置を提供するこ
とを目的とする。
（問題点を解決するだの手段）
発明は、データを記憶するための複数のブロックに分割
されたメモリと、前記メモリの各ブロック毎に電源を供
給できるように制御を行う電源供給制御回路と、前記メ
モリの各ブロック毎へのデータの書き込み、読み出しを
制御するリードライト制御回路とからなるメモリ装置で
ある。
されたメモリと、前記メモリの各ブロック毎に電源を供
給できるように制御を行う電源供給制御回路と、前記メ
モリの各ブロック毎へのデータの書き込み、読み出しを
制御するリードライト制御回路とからなるメモリ装置で
ある。
（作用）
本発明の一例としてメモリを２ブロツクに分割した場合
のブロック図を第１図に示す。メモリ１は、Ａ、Ｂの２
ブロツクに分割され、各ブロックには電源電流供給制御
回路３から単独に電源電流５０が供給される。データは
リードライト制御回路４で発生する制御信号５４により
、メモリに書き込み、読み出される。モード切換信号５
３は、Ａ、Ｂ両ブロックとも使用するか、Ａブロックの
みあるいはＢブロックのみというように片方のブロック
だけを使用するかの切換信号である。モード切換信号５
３が、Ａ、Ｂ両ブロックを使用するモードを表している
ときは、電源電流供給制御回路３は、Ａ、Ｂ両ブロック
のメモリに電源電流５１及び５２を供給する。また、モ
ード切換信号５３が、Ａブロックのみを使用するモード
を表しているときは、電源電流供給制御回路３はＡブロ
ックのメモリにのみ、電源電流５１を供給し、モード切
換信号５３が、Ｂブロックのみを使用するモードを表し
ているときは、電源電流供給制御回路３はＢブロックの
メモリにのみ、電源電流５２を供給する。それぞれのモ
ードのとき、リードライト制御回路４から発生する制御
信号５４により、使用するメモリにのみデータがリード
、ライトされる。
のブロック図を第１図に示す。メモリ１は、Ａ、Ｂの２
ブロツクに分割され、各ブロックには電源電流供給制御
回路３から単独に電源電流５０が供給される。データは
リードライト制御回路４で発生する制御信号５４により
、メモリに書き込み、読み出される。モード切換信号５
３は、Ａ、Ｂ両ブロックとも使用するか、Ａブロックの
みあるいはＢブロックのみというように片方のブロック
だけを使用するかの切換信号である。モード切換信号５
３が、Ａ、Ｂ両ブロックを使用するモードを表している
ときは、電源電流供給制御回路３は、Ａ、Ｂ両ブロック
のメモリに電源電流５１及び５２を供給する。また、モ
ード切換信号５３が、Ａブロックのみを使用するモード
を表しているときは、電源電流供給制御回路３はＡブロ
ックのメモリにのみ、電源電流５１を供給し、モード切
換信号５３が、Ｂブロックのみを使用するモードを表し
ているときは、電源電流供給制御回路３はＢブロックの
メモリにのみ、電源電流５２を供給する。それぞれのモ
ードのとき、リードライト制御回路４から発生する制御
信号５４により、使用するメモリにのみデータがリード
、ライトされる。
以上のようにして、メモリ部を複数のブロックに分割し
、電源電流を各ブロック毎に供給することにより、全メ
モリ容量のうち一部の容量だけを使用するような場合、
消費電力を必要最小限に抑えることが可能となる。
、電源電流を各ブロック毎に供給することにより、全メ
モリ容量のうち一部の容量だけを使用するような場合、
消費電力を必要最小限に抑えることが可能となる。
（実施例）
第２図は本発明の実施例を示すブロック図である。−例
としてメモリ１はＡとＢの２ブロツクに分割しである。
としてメモリ１はＡとＢの２ブロツクに分割しである。
電源２はメモリ部に電源電流５０を供給する。電源は、
メモリ部以外の部分にも電源電流を供給するが、ここで
はメモリ部に関してのみ示している。電源電流供給制御
回路３は中央制御回路７からのモード切換信号５３によ
り、メモリ１への電源供給をＡ、Ｂ両ブロックかＡブロ
ックのみかの切換回路である。リードライト制御回路４
はデータのメモリへの書き込み、読み出しの制御に必要
なアドレス信号、アドレス・ストローブ信号、ライトイ
ネーブル信号、チップセレクト信号等の各制御信号を発
生する回路である。５及び６は選択器である。選択器５
は、メモリＡへのデータ書き込み時にはメモリＡ側が閉
じ、メモリＢへのデータ書き込み時にはメモリＢ側が閉
じる。選択器６は、メモリＡからのデータ読み出し時に
はメモリＡ側が閉じ、メモリＢからのデータ読み出し時
にはメモリＢ側が閉じる。選択器５及び選択器６の動作
は、中央制御回路７によって制御される。中央制御回路
７は、操作パルス９からの信号５５及びクロックジェネ
レータ８からのクロック５６により、電源電流供給制御
回路３、リードライト制御回路４、選択器５及び６を制
御する。メモリＡ、Ｂ両ブロック使用するモードでのデ
ータの順次書き込みは、メモリＡ側から書き込まれ、メ
モリＡ側が持つ容量を超えることはメモリＢ側へ書き込
まれるように制御されるようになっている。
メモリ部以外の部分にも電源電流を供給するが、ここで
はメモリ部に関してのみ示している。電源電流供給制御
回路３は中央制御回路７からのモード切換信号５３によ
り、メモリ１への電源供給をＡ、Ｂ両ブロックかＡブロ
ックのみかの切換回路である。リードライト制御回路４
はデータのメモリへの書き込み、読み出しの制御に必要
なアドレス信号、アドレス・ストローブ信号、ライトイ
ネーブル信号、チップセレクト信号等の各制御信号を発
生する回路である。５及び６は選択器である。選択器５
は、メモリＡへのデータ書き込み時にはメモリＡ側が閉
じ、メモリＢへのデータ書き込み時にはメモリＢ側が閉
じる。選択器６は、メモリＡからのデータ読み出し時に
はメモリＡ側が閉じ、メモリＢからのデータ読み出し時
にはメモリＢ側が閉じる。選択器５及び選択器６の動作
は、中央制御回路７によって制御される。中央制御回路
７は、操作パルス９からの信号５５及びクロックジェネ
レータ８からのクロック５６により、電源電流供給制御
回路３、リードライト制御回路４、選択器５及び６を制
御する。メモリＡ、Ｂ両ブロック使用するモードでのデ
ータの順次書き込みは、メモリＡ側から書き込まれ、メ
モリＡ側が持つ容量を超えることはメモリＢ側へ書き込
まれるように制御されるようになっている。
操作パルス９から、メモリＡ−Ｂ両ブロック使用するモ
ードをノーマルモードとしメモリＡのみを使用するモー
ドをローパワーモードとする信号５５を入力すると、中
央制御回路７は、それぞれに対応する信号を電源電流供
給制御回路３へ送る。電源電流供給制御回路３は、受け
た信号５３がノーマルモードであればメモリＡ−Ｂ両方
へ電源電流５１及び５２を供給し、ローパワーモードで
あればメモリＡのみへ電源電流５１を供給する。また、
中央制御回路７は、それぞれのモードに対応した制御信
号５７．５８をそれぞれリードライト制御回路４、選択
器５及び６に送るので、両モードで正常な動作が可能で
ある。
ードをノーマルモードとしメモリＡのみを使用するモー
ドをローパワーモードとする信号５５を入力すると、中
央制御回路７は、それぞれに対応する信号を電源電流供
給制御回路３へ送る。電源電流供給制御回路３は、受け
た信号５３がノーマルモードであればメモリＡ−Ｂ両方
へ電源電流５１及び５２を供給し、ローパワーモードで
あればメモリＡのみへ電源電流５１を供給する。また、
中央制御回路７は、それぞれのモードに対応した制御信
号５７．５８をそれぞれリードライト制御回路４、選択
器５及び６に送るので、両モードで正常な動作が可能で
ある。
メモリ１はここに示したように２ブロツクだけに分割す
る必要はなく、多ブロックに分割すれば、より不必要な
電力を消費しないで済むように外部からコントロールす
ることが可能となる。この場合は電源電流供給制御回路
３、リードライト制御回路４、選択器５及び６も、分割
したブロック数に対応したものを使用すれば良い。また
、ここでは半導体メモリについて述べたが他の例えばコ
アメモリなどのメモリを用いても良い。また、ここでは
、リードライトメモリについて述べたが、リードオンリ
ーメモリでもこの方式を適用することができる。
る必要はなく、多ブロックに分割すれば、より不必要な
電力を消費しないで済むように外部からコントロールす
ることが可能となる。この場合は電源電流供給制御回路
３、リードライト制御回路４、選択器５及び６も、分割
したブロック数に対応したものを使用すれば良い。また
、ここでは半導体メモリについて述べたが他の例えばコ
アメモリなどのメモリを用いても良い。また、ここでは
、リードライトメモリについて述べたが、リードオンリ
ーメモリでもこの方式を適用することができる。
（発明の効果）
以上述べてきたように、本発明によれば、メモリ装置に
実装されている全メモリ容量のうち、−部のメモリ容量
を使用するという場合に、外部がら動作モードを制御す
ることにより消費電力を少なくすることができ、極めて
有用なメモリ装置を提供することができる。
実装されている全メモリ容量のうち、−部のメモリ容量
を使用するという場合に、外部がら動作モードを制御す
ることにより消費電力を少なくすることができ、極めて
有用なメモリ装置を提供することができる。
第１図は本発明のメモリ部及び制御部のブロック図、第
２図は本発明の実施例を示すメモリ装置のブロック図、
第３図は従来方式の例を示すブロック図である。 図において、１は複数のブロックに分割されたメモリ部
、２は電源、３は電源電流供給制御回路、４はリードラ
イト制御回路、５・６は選択器、７は中央制御回路、８
はクロツクジュネレータ、９は操作バネ第 １ 図 第 ２ 図
２図は本発明の実施例を示すメモリ装置のブロック図、
第３図は従来方式の例を示すブロック図である。 図において、１は複数のブロックに分割されたメモリ部
、２は電源、３は電源電流供給制御回路、４はリードラ
イト制御回路、５・６は選択器、７は中央制御回路、８
はクロツクジュネレータ、９は操作バネ第 １ 図 第 ２ 図
Claims (1)
- データを記憶するための複数のブロックに分割されたメ
モリと、前記メモリの各ブロック毎に電源を供給できる
ように制御を行う電源供給制御手段と、前記メモリの各
ブロック毎へのデータの書き込み、読み出しを制御する
制御手段とからなるメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170245A JPS6326892A (ja) | 1986-07-18 | 1986-07-18 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170245A JPS6326892A (ja) | 1986-07-18 | 1986-07-18 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6326892A true JPS6326892A (ja) | 1988-02-04 |
Family
ID=15901361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170245A Pending JPS6326892A (ja) | 1986-07-18 | 1986-07-18 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6326892A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03125393A (ja) * | 1989-10-11 | 1991-05-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH086881A (ja) * | 1994-06-22 | 1996-01-12 | Chubu Nippon Denki Software Kk | 通信処理装置のメモリ制御方法および通信処理装置のメ モリ制御方式 |
| JP2015011553A (ja) * | 2013-06-28 | 2015-01-19 | 富士通株式会社 | データ収集装置及びデータ収集プログラム |
| US10108249B2 (en) | 2013-04-02 | 2018-10-23 | Renesas Electronics Corporation | Memory control circuit |
-
1986
- 1986-07-18 JP JP61170245A patent/JPS6326892A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03125393A (ja) * | 1989-10-11 | 1991-05-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH086881A (ja) * | 1994-06-22 | 1996-01-12 | Chubu Nippon Denki Software Kk | 通信処理装置のメモリ制御方法および通信処理装置のメ モリ制御方式 |
| US10108249B2 (en) | 2013-04-02 | 2018-10-23 | Renesas Electronics Corporation | Memory control circuit |
| JP2015011553A (ja) * | 2013-06-28 | 2015-01-19 | 富士通株式会社 | データ収集装置及びデータ収集プログラム |
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