JPH06215565A - Ｄｒａｍコントローラ - Google Patents
ＤｒａｍコントローラInfo
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- JPH06215565A JPH06215565A JP5008198A JP819893A JPH06215565A JP H06215565 A JPH06215565 A JP H06215565A JP 5008198 A JP5008198 A JP 5008198A JP 819893 A JP819893 A JP 819893A JP H06215565 A JPH06215565 A JP H06215565A
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Abstract
(57)【要約】
【目的】 汎用性の向上、電源容量の削減、アクセス速
度の高速化を図ることのできるＤＲＡＭコントローラを
提供する。 【構成】 ＣＰＵ１には複数のＤＲＡＭ２ａ、２ｂ、２
ｃが接続されており、ＣＰＵ１とＤＲＡＭ２ａ、２ｂ、
２ｃとの間にはＤＲＡＭコントローラ３ａ、３ｂ、３ｃ
が介挿され、ＤＲＡＭ２ａはＤＲＡＭコントローラ３ａ
によって、ＤＲＡＭ２ｂはＤＲＡＭコントローラ３ｂに
よって、ＤＲＡＭ２ｃはＤＲＡＭコントローラ３ｃによ
って制御されるよう構成されている。また、ＤＲＡＭコ
ントローラ３ａのリフレッシュステータス信号１０ａが
ＤＲＡＭコントローラ３ｂに、ＤＲＡＭコントローラ３
ｂのリフレッシュステータス信号１０ｂがＤＲＡＭコン
トローラ３ｃに入力されるよう構成されている。
度の高速化を図ることのできるＤＲＡＭコントローラを
提供する。 【構成】 ＣＰＵ１には複数のＤＲＡＭ２ａ、２ｂ、２
ｃが接続されており、ＣＰＵ１とＤＲＡＭ２ａ、２ｂ、
２ｃとの間にはＤＲＡＭコントローラ３ａ、３ｂ、３ｃ
が介挿され、ＤＲＡＭ２ａはＤＲＡＭコントローラ３ａ
によって、ＤＲＡＭ２ｂはＤＲＡＭコントローラ３ｂに
よって、ＤＲＡＭ２ｃはＤＲＡＭコントローラ３ｃによ
って制御されるよう構成されている。また、ＤＲＡＭコ
ントローラ３ａのリフレッシュステータス信号１０ａが
ＤＲＡＭコントローラ３ｂに、ＤＲＡＭコントローラ３
ｂのリフレッシュステータス信号１０ｂがＤＲＡＭコン
トローラ３ｃに入力されるよう構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭコントローラ
に関する。
に関する。
【０００２】
【従来の技術】従来から、電子回路装置における書き込
み、読み込み自在なランダムアクセスメモリ（ＲＡＭ）
の一種として、ダイナミックＲＡＭ、すなわちＤＲＡＭ
が多く用いられている。このようなＤＲＡＭでは、１つ
のセルが１つのトランジスタと１つのキャパシタとから
構成されており、情報の保持のために直流電流を消費し
ないという特徴を有するが、定期的にリフレッシュ動作
を行わないと記憶情報が失われてしまうという欠点を有
する。
み、読み込み自在なランダムアクセスメモリ（ＲＡＭ）
の一種として、ダイナミックＲＡＭ、すなわちＤＲＡＭ
が多く用いられている。このようなＤＲＡＭでは、１つ
のセルが１つのトランジスタと１つのキャパシタとから
構成されており、情報の保持のために直流電流を消費し
ないという特徴を有するが、定期的にリフレッシュ動作
を行わないと記憶情報が失われてしまうという欠点を有
する。
【０００３】このようなＤＲＡＭは、ＤＲＡＭコントロ
ーラを介してＣＰＵに接続される。そして、ＣＰＵは、
行アドレスと列アドレスによってＤＲＡＭのメモリ空間
内の所望の場所を指定し、情報の書き込みおよび読み込
みを実施する。
ーラを介してＣＰＵに接続される。そして、ＣＰＵは、
行アドレスと列アドレスによってＤＲＡＭのメモリ空間
内の所望の場所を指定し、情報の書き込みおよび読み込
みを実施する。
【０００４】このようなＤＲＡＭにおいては、ＣＰＵに
複数のＤＲＡＭを接続することにより、メモリ空間を拡
張することが行われている。また、ＣＰＵから入力され
た行アドレスと、前回入力された行アドレスとを比較
し、これらが同じ場合は、入力された行アドレスを出力
せずに入力された列アドレスのみを出力して通常時より
高速なアクセス動作を実行するいわゆる高速ページモー
ド機能を有するＤＲＡＭも知られている。
複数のＤＲＡＭを接続することにより、メモリ空間を拡
張することが行われている。また、ＣＰＵから入力され
た行アドレスと、前回入力された行アドレスとを比較
し、これらが同じ場合は、入力された行アドレスを出力
せずに入力された列アドレスのみを出力して通常時より
高速なアクセス動作を実行するいわゆる高速ページモー
ド機能を有するＤＲＡＭも知られている。
【０００５】
【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍにおいては、プリチャージ時間等アクセスタイミング
が機種毎に異なっており、またＣＰＵのアクセスタイミ
ングも機種毎に異なっている。このため、ＣＰＵおよび
ＤＲＡＭの機種毎にＤＲＡＭコントローラを選択しなけ
ればならないという問題がある。
Ｍにおいては、プリチャージ時間等アクセスタイミング
が機種毎に異なっており、またＣＰＵのアクセスタイミ
ングも機種毎に異なっている。このため、ＣＰＵおよび
ＤＲＡＭの機種毎にＤＲＡＭコントローラを選択しなけ
ればならないという問題がある。
【０００６】また、上述したように、複数のＤＲＡＭを
接続すると、各ＤＲＡＭのリフレッシュタイミングが重
なった場合に一度に多くの電流が流れ、このため電源容
量が不足して誤動作を起こす可能性があるため、電源容
量を大きくしなければならないという問題がある。
接続すると、各ＤＲＡＭのリフレッシュタイミングが重
なった場合に一度に多くの電流が流れ、このため電源容
量が不足して誤動作を起こす可能性があるため、電源容
量を大きくしなければならないという問題がある。
【０００７】また、アクセスに要する時間を短縮して、
さらに高速化することが求められている。
さらに高速化することが求められている。
【０００８】本発明は、かかる従来の事情に対処してな
されたもので、汎用性の向上、電源容量の削減、アクセ
ス速度の高速化を図ることのできるＤＲＡＭコントロー
ラを提供しようとするものである。
されたもので、汎用性の向上、電源容量の削減、アクセ
ス速度の高速化を図ることのできるＤＲＡＭコントロー
ラを提供しようとするものである。
【０００９】
【課題を解決するための手段】すなわち、請求項１記載
の本発明のＤＲＡＭコントローラは、記憶情報を保持す
るために定期的なリフレッシュ動作を必要とするＤＲＡ
Ｍと、このＤＲＡＭのメモリ空間内の所望の場所を行ア
ドレスと列アドレスによって指定し情報を書き込みおよ
び読み込みするＣＰＵとの間に、前記ＤＲＡＭ毎に介挿
されるＤＲＡＭコントローラであって、前記ＣＰＵから
入力されたアクセス信号に基づいて、予め設定された前
記ＤＲＡＭの種類に応じた所定タイミングのアクセス信
号を該ＤＲＡＭに出力するアクセス制御手段を具備した
ことを特徴とする。
の本発明のＤＲＡＭコントローラは、記憶情報を保持す
るために定期的なリフレッシュ動作を必要とするＤＲＡ
Ｍと、このＤＲＡＭのメモリ空間内の所望の場所を行ア
ドレスと列アドレスによって指定し情報を書き込みおよ
び読み込みするＣＰＵとの間に、前記ＤＲＡＭ毎に介挿
されるＤＲＡＭコントローラであって、前記ＣＰＵから
入力されたアクセス信号に基づいて、予め設定された前
記ＤＲＡＭの種類に応じた所定タイミングのアクセス信
号を該ＤＲＡＭに出力するアクセス制御手段を具備した
ことを特徴とする。
【００１０】また、請求項２記載の本発明のＤＲＡＭコ
ントローラは、記憶情報を保持するために定期的なリフ
レッシュ動作を必要とするＤＲＡＭと、このＤＲＡＭの
メモリ空間内の所望の場所を行アドレスと列アドレスに
よって指定し情報を書き込みおよび読み込みするＣＰＵ
との間に、前記ＤＲＡＭ毎に介挿されるＤＲＡＭコント
ローラであって、リフレッシュ動作中にリフレッシュ中
信号を出力するとともに、他のＤＲＡＭコントローラか
らの前記リフレッシュ中信号が入力された場合は、この
リフレッシュ中信号が通常レベルとなった後にリフレッ
シュ動作を実行するよう前記ＤＲＡＭのリフレッシュ動
作を制御するリフレッシュ制御手段を具備したことを特
徴とする。
ントローラは、記憶情報を保持するために定期的なリフ
レッシュ動作を必要とするＤＲＡＭと、このＤＲＡＭの
メモリ空間内の所望の場所を行アドレスと列アドレスに
よって指定し情報を書き込みおよび読み込みするＣＰＵ
との間に、前記ＤＲＡＭ毎に介挿されるＤＲＡＭコント
ローラであって、リフレッシュ動作中にリフレッシュ中
信号を出力するとともに、他のＤＲＡＭコントローラか
らの前記リフレッシュ中信号が入力された場合は、この
リフレッシュ中信号が通常レベルとなった後にリフレッ
シュ動作を実行するよう前記ＤＲＡＭのリフレッシュ動
作を制御するリフレッシュ制御手段を具備したことを特
徴とする。
【００１１】また、請求項３記載の本発明のＤＲＡＭコ
ントローラは、記憶情報を保持するために定期的なリフ
レッシュ動作を必要とするＤＲＡＭと、このＤＲＡＭの
メモリ空間内の所望の場所を行アドレスと列アドレスに
よって指定し情報を書き込みおよび読み込みするＣＰＵ
との間に、前記ＤＲＡＭ毎に介挿されるＤＲＡＭコント
ローラであって、前記ＣＰＵから入力された行アドレス
と、前回入力された行アドレスとを比較し、これらが同
じ場合は、入力された行アドレスを出力せずに入力され
た列アドレスのみを出力して通常時より高速なアクセス
動作を実行する高速アクセス手段と、リフレッシュ動作
中にリフレッシュ中信号を出力するとともに、他のＤＲ
ＡＭコントローラからの前記リフレッシュ中信号が入力
された場合は、このリフレッシュ中信号が通常レベルと
なった後にリフレッシュ動作を実行するよう前記ＤＲＡ
Ｍのリフレッシュ動作を制御するリフレッシュ制御手段
とを具備したことを特徴とする。
ントローラは、記憶情報を保持するために定期的なリフ
レッシュ動作を必要とするＤＲＡＭと、このＤＲＡＭの
メモリ空間内の所望の場所を行アドレスと列アドレスに
よって指定し情報を書き込みおよび読み込みするＣＰＵ
との間に、前記ＤＲＡＭ毎に介挿されるＤＲＡＭコント
ローラであって、前記ＣＰＵから入力された行アドレス
と、前回入力された行アドレスとを比較し、これらが同
じ場合は、入力された行アドレスを出力せずに入力され
た列アドレスのみを出力して通常時より高速なアクセス
動作を実行する高速アクセス手段と、リフレッシュ動作
中にリフレッシュ中信号を出力するとともに、他のＤＲ
ＡＭコントローラからの前記リフレッシュ中信号が入力
された場合は、このリフレッシュ中信号が通常レベルと
なった後にリフレッシュ動作を実行するよう前記ＤＲＡ
Ｍのリフレッシュ動作を制御するリフレッシュ制御手段
とを具備したことを特徴とする。
【００１２】
【作用】上記構成の請求項１記載のＤＲＡＭコントロー
ラでは、アクセス制御手段により、ＣＰＵから入力され
たアクセス信号に基づいて、予め設定されたＤＲＡＭの
種類に応じた所定タイミングのアクセス信号を出力する
ことができる。これにより、ＲＡＳ信号のパルス幅、プ
リチャージタイムの最小値等をＤＲＡＭの種類によって
適宜選択することができ、汎用性の向上を図ることがで
きる。
ラでは、アクセス制御手段により、ＣＰＵから入力され
たアクセス信号に基づいて、予め設定されたＤＲＡＭの
種類に応じた所定タイミングのアクセス信号を出力する
ことができる。これにより、ＲＡＳ信号のパルス幅、プ
リチャージタイムの最小値等をＤＲＡＭの種類によって
適宜選択することができ、汎用性の向上を図ることがで
きる。
【００１３】また、上記構成の請求項２記載のＤＲＡＭ
コントローラでは、リフレッシュ制御手段によって、複
数接続されたＤＲＡＭのリフレッシュ動作が重ならない
ようにして順次実行することができる。これにより、リ
フレッシュ動作が重なった場合の電力容量を考慮する必
要がなくなり、従来に比べて電源容量の削減を図ること
ができる。
コントローラでは、リフレッシュ制御手段によって、複
数接続されたＤＲＡＭのリフレッシュ動作が重ならない
ようにして順次実行することができる。これにより、リ
フレッシュ動作が重なった場合の電力容量を考慮する必
要がなくなり、従来に比べて電源容量の削減を図ること
ができる。
【００１４】また、上記構成の請求項３記載のＤＲＡＭ
コントローラでは、上記請求項２記載のＤＲＡＭコント
ローラと同様に電源容量の削減を図ることができるとと
もに、高速アクセス手段をＤＲＡＭ毎に専用で使用する
ことにより、高速化を図ることができる。
コントローラでは、上記請求項２記載のＤＲＡＭコント
ローラと同様に電源容量の削減を図ることができるとと
もに、高速アクセス手段をＤＲＡＭ毎に専用で使用する
ことにより、高速化を図ることができる。
【００１５】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。
明する。
【００１６】図１に示すように、ＣＰＵ１には複数（本
実施例では３つの）ＤＲＡＭ２ａ、２ｂ、２ｃが接続さ
れており、ＣＰＵ１とＤＲＡＭ２ａ、２ｂ、２ｃとの間
にはＤＲＡＭコントローラ３ａ、３ｂ、３ｃが介挿さ
れ、ＤＲＡＭ２ａはＤＲＡＭコントローラ３ａによっ
て、ＤＲＡＭ２ｂはＤＲＡＭコントローラ３ｂによっ
て、ＤＲＡＭ２ｃはＤＲＡＭコントローラ３ｃによって
制御されるよう構成されている。なお同図において、４
はアドレスバス、５はデータバスである。
実施例では３つの）ＤＲＡＭ２ａ、２ｂ、２ｃが接続さ
れており、ＣＰＵ１とＤＲＡＭ２ａ、２ｂ、２ｃとの間
にはＤＲＡＭコントローラ３ａ、３ｂ、３ｃが介挿さ
れ、ＤＲＡＭ２ａはＤＲＡＭコントローラ３ａによっ
て、ＤＲＡＭ２ｂはＤＲＡＭコントローラ３ｂによっ
て、ＤＲＡＭ２ｃはＤＲＡＭコントローラ３ｃによって
制御されるよう構成されている。なお同図において、４
はアドレスバス、５はデータバスである。
【００１７】また、図１において、６、７はそれぞれＣ
ＰＵからのリード信号、ライト信号であり、８、９はそ
れぞれローアドレスストローブ（ＲＡＳ）信号、コラム
アドレスストローブ（ＣＡＳ）信号である。上記各ＤＲ
ＡＭ２ａ、２ｂ、２ｃは、アドレス入力を、ＲＡＳ信号
８とコラムアドレスストローブＣＡＳ信号９によってマ
ルチプレクスし、アドレス入力信号数を半分に低減する
マルチプレクス方式とされている。さらに、同図におい
て、１０ａ、１０ｂはそれぞれリフレッシュステータス
信号であり、ＤＲＡＭコントローラ３ａのリフレッシュ
ステータス信号１０ａがＤＲＡＭコントローラ３ｂに、
ＤＲＡＭコントローラ３ｂのリフレッシュステータス信
号１０ｂがＤＲＡＭコントローラ３ｃに入力されるよう
構成されている。
ＰＵからのリード信号、ライト信号であり、８、９はそ
れぞれローアドレスストローブ（ＲＡＳ）信号、コラム
アドレスストローブ（ＣＡＳ）信号である。上記各ＤＲ
ＡＭ２ａ、２ｂ、２ｃは、アドレス入力を、ＲＡＳ信号
８とコラムアドレスストローブＣＡＳ信号９によってマ
ルチプレクスし、アドレス入力信号数を半分に低減する
マルチプレクス方式とされている。さらに、同図におい
て、１０ａ、１０ｂはそれぞれリフレッシュステータス
信号であり、ＤＲＡＭコントローラ３ａのリフレッシュ
ステータス信号１０ａがＤＲＡＭコントローラ３ｂに、
ＤＲＡＭコントローラ３ｂのリフレッシュステータス信
号１０ｂがＤＲＡＭコントローラ３ｃに入力されるよう
構成されている。
【００１８】図２は、上記ＤＲＡＭコントローラ３ａ、
３ｂ、３ｃの構成を示すもので、図において、２０はア
ドレスＤ−フリップフロップ回路、２１は演算制御回
路、２２は高速ページモード比較回路、２３はセレクト
信号Ｄ−フリップフロップ回路、２４はセレクト信号デ
コーダ、２５はＤＲＡＭインタフェース、２６はアクセ
ス時間保証回路、２７はリフレッシュ制御回路、２８は
アクセス制御回路、２９はタイミング制御回路である。
３ｂ、３ｃの構成を示すもので、図において、２０はア
ドレスＤ−フリップフロップ回路、２１は演算制御回
路、２２は高速ページモード比較回路、２３はセレクト
信号Ｄ−フリップフロップ回路、２４はセレクト信号デ
コーダ、２５はＤＲＡＭインタフェース、２６はアクセ
ス時間保証回路、２７はリフレッシュ制御回路、２８は
アクセス制御回路、２９はタイミング制御回路である。
【００１９】以下、上記構成のＤＲＡＭコントローラ３
ａ、３ｂ、３ｃのまずアクセス動作について説明する。
ａ、３ｂ、３ｃのまずアクセス動作について説明する。
【００２０】上記アクセス時間保証回路２６は、図３の
テーブルに示すように、３つのアクセスタイミング設定
信号（Ｓ．ＡＣ0 ，Ｓ．ＡＣ1 ，Ｓ．ＡＣ2 ）の組み合
わせによって、ＤＲＡＭインタフェース２５から出力さ
れるＲＡＳ信号のパルス幅とプリチャージタイムの最小
値およびＣＡＳ信号のパルス幅を、ＤＲＡＭ２ａ、２
ｂ、２ｃの種類に応じて所望の値（図３の値はクロック
単位）に設定することができるよう構成されている。こ
れにより、ＣＰＵ１からの信号に依存せずに、ＤＲＡＭ
２ａ、２ｂ、２ｃにとって最適なアクセスタイミングを
設定することができ、データの破壊等を防止することが
できる。
テーブルに示すように、３つのアクセスタイミング設定
信号（Ｓ．ＡＣ0 ，Ｓ．ＡＣ1 ，Ｓ．ＡＣ2 ）の組み合
わせによって、ＤＲＡＭインタフェース２５から出力さ
れるＲＡＳ信号のパルス幅とプリチャージタイムの最小
値およびＣＡＳ信号のパルス幅を、ＤＲＡＭ２ａ、２
ｂ、２ｃの種類に応じて所望の値（図３の値はクロック
単位）に設定することができるよう構成されている。こ
れにより、ＣＰＵ１からの信号に依存せずに、ＤＲＡＭ
２ａ、２ｂ、２ｃにとって最適なアクセスタイミングを
設定することができ、データの破壊等を防止することが
できる。
【００２１】また、セレクト信号Ｄ−フリップフロップ
回路２３には、有効となるＲＡＳ、ＣＡＳを選択するた
め５つのＲＡＳ、ＣＡＳの選択信号が入力され、セレク
ト信号デコーダ２４によってデコードされる。これによ
り、例えばデータバス５のサイズが８ビット、１６ビッ
ト、３２ビット等と異なる場合でも対応することができ
るよう構成されている。
回路２３には、有効となるＲＡＳ、ＣＡＳを選択するた
め５つのＲＡＳ、ＣＡＳの選択信号が入力され、セレク
ト信号デコーダ２４によってデコードされる。これによ
り、例えばデータバス５のサイズが８ビット、１６ビッ
ト、３２ビット等と異なる場合でも対応することができ
るよう構成されている。
【００２２】ＣＰＵ１からＤＲＡＭ２ａ、２ｂ、２ｃへ
アクセスを行う時には、アドレスＤ−フリップフロップ
回路２０、セレクト信号Ｄ−フリップフロップ回路２
３、アクセス制御回路２８に、ＣＰＵからのチップセレ
クト信号としてＣＰＵ１からアクセス信号およびアドレ
スデコード信号が入力される。そして、通常アクセス
（ノーマルアクセス）時には、アドレスＤ−フリップフ
ロップ回路２０に入力されたＣＰＵ１からの列アドレス
入力信号および行アドレス入力信号を、マルチプレクス
して演算制御回路２１から各ＤＲＡＭ２ａ、２ｂ、２ｃ
に送る。この時、ＲＡＳ信号のパルス幅とプリチャージ
タイムの最小値およびＣＡＳ信号のパルス幅や、有効と
なるＲＡＳおよびＣＡＳの選択は、上述した各入力信号
に基づいて制御される。
アクセスを行う時には、アドレスＤ−フリップフロップ
回路２０、セレクト信号Ｄ−フリップフロップ回路２
３、アクセス制御回路２８に、ＣＰＵからのチップセレ
クト信号としてＣＰＵ１からアクセス信号およびアドレ
スデコード信号が入力される。そして、通常アクセス
（ノーマルアクセス）時には、アドレスＤ−フリップフ
ロップ回路２０に入力されたＣＰＵ１からの列アドレス
入力信号および行アドレス入力信号を、マルチプレクス
して演算制御回路２１から各ＤＲＡＭ２ａ、２ｂ、２ｃ
に送る。この時、ＲＡＳ信号のパルス幅とプリチャージ
タイムの最小値およびＣＡＳ信号のパルス幅や、有効と
なるＲＡＳおよびＣＡＳの選択は、上述した各入力信号
に基づいて制御される。
【００２３】また、高速ページモード比較回路２２に入
力されるページモード切替信号によって高速ページモー
ドが選択されると、高速ページモード比較回路２２によ
ってＣＰＵ１から入力された行アドレス入力信号と、ア
ドレスＤ−フリップフロップ回路２０によって保持され
た前回の行アドレス入力信号とを比較し、これらが等し
い場合は、図４のタイミングチャートに示すように、Ｒ
ＡＳ信号を低レベルのままとして行アドレスを一定のま
まとし、列アドレスのみによって順次アクセスを実行す
る。これにより、上述したノーマルアクセス時に較べて
高速なアクセスを実行することができる。アクセスのサ
イクルタイムは、例えばノーマルアクセス時では１５０
ｎｓであるのに対して、高速ページモードの場合は５０
ｎｓとすることができる。
力されるページモード切替信号によって高速ページモー
ドが選択されると、高速ページモード比較回路２２によ
ってＣＰＵ１から入力された行アドレス入力信号と、ア
ドレスＤ−フリップフロップ回路２０によって保持され
た前回の行アドレス入力信号とを比較し、これらが等し
い場合は、図４のタイミングチャートに示すように、Ｒ
ＡＳ信号を低レベルのままとして行アドレスを一定のま
まとし、列アドレスのみによって順次アクセスを実行す
る。これにより、上述したノーマルアクセス時に較べて
高速なアクセスを実行することができる。アクセスのサ
イクルタイムは、例えばノーマルアクセス時では１５０
ｎｓであるのに対して、高速ページモードの場合は５０
ｎｓとすることができる。
【００２４】また、例えば、ＤＲＡＭ２ａのメモリ空間
と、ＤＲＡＭ２ｂのメモリ空間とにまたがるループを実
行する場合、ＤＲＡＭ２ａとＤＲＡＭ２ｂとの切り替え
を繰り返して行わなければならないが、ＤＲＡＭコント
ローラ３ａ、３ｂにおいて、それぞれの高速ページモー
ドの状態（ＲＡＳ信号を低レベルのままとして行アドレ
スを一定とした状態）を保持することができるので、Ｄ
ＲＡＭ２ａとＤＲＡＭ２ｂとを切り替えても、ＤＲＡＭ
２ａおよびＤＲＡＭ２ｂに対してそれぞれ連続して高速
ページモードによるアクセスを実行でき、例えば１つの
ＤＲＡＭコントローラで複数のＤＲＡＭをコントロール
する場合に較べて大幅に高速化することができる。
と、ＤＲＡＭ２ｂのメモリ空間とにまたがるループを実
行する場合、ＤＲＡＭ２ａとＤＲＡＭ２ｂとの切り替え
を繰り返して行わなければならないが、ＤＲＡＭコント
ローラ３ａ、３ｂにおいて、それぞれの高速ページモー
ドの状態（ＲＡＳ信号を低レベルのままとして行アドレ
スを一定とした状態）を保持することができるので、Ｄ
ＲＡＭ２ａとＤＲＡＭ２ｂとを切り替えても、ＤＲＡＭ
２ａおよびＤＲＡＭ２ｂに対してそれぞれ連続して高速
ページモードによるアクセスを実行でき、例えば１つの
ＤＲＡＭコントローラで複数のＤＲＡＭをコントロール
する場合に較べて大幅に高速化することができる。
【００２５】なお、このようなアクセス動作時には、タ
イミング制御回路２９からアクセスステータス信号、列
アクセスステータス信号が出力され、新たなアクセス要
求を受け付けず、新たなアクセス要求を受け付け可能な
場合は、タイミング制御回路２９からアクセス受付信号
が出力されるようになっている。
イミング制御回路２９からアクセスステータス信号、列
アクセスステータス信号が出力され、新たなアクセス要
求を受け付けず、新たなアクセス要求を受け付け可能な
場合は、タイミング制御回路２９からアクセス受付信号
が出力されるようになっている。
【００２６】次に、リフレッシュ動作について説明す
る。
る。
【００２７】リフレッシュ制御回路２７は、４つのリフ
レッシュモード設定信号の組み合わせによって、リフレ
ッシュタイミングを所定の値に設定、あるいは外部から
の制御によりリフレッシュを実行するよう切替えられる
ように構成されている。また、リフレッシュ動作中は、
タイミング制御回路２９を通してリフレッシュステータ
ス信号が出力されるようになっている。
レッシュモード設定信号の組み合わせによって、リフレ
ッシュタイミングを所定の値に設定、あるいは外部から
の制御によりリフレッシュを実行するよう切替えられる
ように構成されている。また、リフレッシュ動作中は、
タイミング制御回路２９を通してリフレッシュステータ
ス信号が出力されるようになっている。
【００２８】本実施例では、ＤＲＡＭコントローラ３ａ
は、所定のリフレッシュタイミングでＤＲＡＭ２ａのリ
フレッシュ動作を実行するように設定されており、ＤＲ
ＡＭコントローラ３ｂ、３ｃは、外部からの信号によっ
てＤＲＡＭ２ｂ、２ｃのリフレッシュ動作を実行するよ
うに設定されている。
は、所定のリフレッシュタイミングでＤＲＡＭ２ａのリ
フレッシュ動作を実行するように設定されており、ＤＲ
ＡＭコントローラ３ｂ、３ｃは、外部からの信号によっ
てＤＲＡＭ２ｂ、２ｃのリフレッシュ動作を実行するよ
うに設定されている。
【００２９】すなわち、ＤＲＡＭコントローラ３ａのリ
フレッシュステータス信号１０ａはＤＲＡＭコントロー
ラ３ｂに入力され、ＤＲＡＭコントローラ３ｂは、この
ＤＲＡＭコントローラ３ａのリフレッシュステータス信
号１０ａに基づいてＤＲＡＭ２ｂのリフレッシュ動作を
実行するように設定されており、ＤＲＡＭコントローラ
３ｂのリフレッシュステータス信号１０ｂはＤＲＡＭコ
ントローラ３ｃに入力され、ＤＲＡＭコントローラ３ｃ
は、このＤＲＡＭコントローラ３ｂのリフレッシュステ
ータス信号１０ｂに基づいてＤＲＡＭ２ｃのリフレッシ
ュ動作を実行するように設定されている。
フレッシュステータス信号１０ａはＤＲＡＭコントロー
ラ３ｂに入力され、ＤＲＡＭコントローラ３ｂは、この
ＤＲＡＭコントローラ３ａのリフレッシュステータス信
号１０ａに基づいてＤＲＡＭ２ｂのリフレッシュ動作を
実行するように設定されており、ＤＲＡＭコントローラ
３ｂのリフレッシュステータス信号１０ｂはＤＲＡＭコ
ントローラ３ｃに入力され、ＤＲＡＭコントローラ３ｃ
は、このＤＲＡＭコントローラ３ｂのリフレッシュステ
ータス信号１０ｂに基づいてＤＲＡＭ２ｃのリフレッシ
ュ動作を実行するように設定されている。
【００３０】これにより、図５のタイミングチャートに
示すように、ＤＲＡＭコントローラ３ａによるＤＲＡＭ
２ａのリフレッシュ動作がリフレッシュタイマ設定値に
従って所定タイミングで実行され、これに引き続いて、
ＤＲＡＭコントローラ３ｂによるＤＲＡＭ２ｂのリフレ
ッシュ動作、ＤＲＡＭコントローラ３ｃによるＤＲＡＭ
２ｃのリフレッシュ動作が順次実行されるように構成さ
れている。
示すように、ＤＲＡＭコントローラ３ａによるＤＲＡＭ
２ａのリフレッシュ動作がリフレッシュタイマ設定値に
従って所定タイミングで実行され、これに引き続いて、
ＤＲＡＭコントローラ３ｂによるＤＲＡＭ２ｂのリフレ
ッシュ動作、ＤＲＡＭコントローラ３ｃによるＤＲＡＭ
２ｃのリフレッシュ動作が順次実行されるように構成さ
れている。
【００３１】これにより、ＤＲＡＭ２ａ、２ｂ、２ｃの
リフレッシュ動作が重なることを防止することができ、
リフレッシュ動作が重なった場合の電力容量を考慮して
電源容量を設定する必要がなくなり、従来に比べて電源
容量の削減を図ることができる。
リフレッシュ動作が重なることを防止することができ、
リフレッシュ動作が重なった場合の電力容量を考慮して
電源容量を設定する必要がなくなり、従来に比べて電源
容量の削減を図ることができる。
【００３２】このように本実施例によれば、汎用性の向
上、電源容量の削減、アクセス速度の高速化を図ること
ができる。なお、上記実施例では、ＤＲＡＭコントロー
ラ３ａ、３ｂ、３ｃおよびＤＲＡＭ２ａ、２ｂ、２ｃを
それぞれ３つずつ設けた例に着いて説明したが、これら
の数は２以上いくつでもよい。また、上記実施例では、
ＤＲＡＭコントローラ３ａ、３ｂ、３ｃをそれぞれ別々
に構成した例について説明したが、このような複数のＤ
ＲＡＭコントローラの機能を１チップのＩＣに組み込ん
で構成することもできる。
上、電源容量の削減、アクセス速度の高速化を図ること
ができる。なお、上記実施例では、ＤＲＡＭコントロー
ラ３ａ、３ｂ、３ｃおよびＤＲＡＭ２ａ、２ｂ、２ｃを
それぞれ３つずつ設けた例に着いて説明したが、これら
の数は２以上いくつでもよい。また、上記実施例では、
ＤＲＡＭコントローラ３ａ、３ｂ、３ｃをそれぞれ別々
に構成した例について説明したが、このような複数のＤ
ＲＡＭコントローラの機能を１チップのＩＣに組み込ん
で構成することもできる。
【００３３】
【発明の効果】以上説明したように、本発明のＤＲＡＭ
コントローラによれば、汎用性の向上、電源容量の削
減、アクセス速度の高速化を図ることができる。
コントローラによれば、汎用性の向上、電源容量の削
減、アクセス速度の高速化を図ることができる。
【図１】本発明の一実施例のＤＲＡＭコントローラを用
いた電子回路の構成を示す図。
いた電子回路の構成を示す図。
【図２】図１のＤＲＡＭコントローラの構成を示す図。
【図３】アクセスタイミング設定のためのテーブルの例
を示す図。
を示す図。
【図４】高速ページモードにおけるアクセス動作を説明
するための図。
するための図。
【図５】リフレッシュ動作を説明するための図。
１ ＣＰＵ ２ａ，２ｂ，２ｃ ＤＲＡＭ ３ａ，３ｂ，３ｃ ＤＲＡＭコントローラ ４ アドレスバス ５ データバス ６ ＣＰＵからのリード信号 ７ ＣＰＵからのライト信号 ８ ＲＡＳ信号 ９ ＣＡＳ信号 １０ａ，１０ｂ， リフレッシュステータス信号
Claims (3)
- 【請求項１】 記憶情報を保持するために定期的なリフ
レッシュ動作を必要とするＤＲＡＭと、このＤＲＡＭの
メモリ空間内の所望の場所を行アドレスと列アドレスに
よって指定し情報を書き込みおよび読み込みするＣＰＵ
との間に、前記ＤＲＡＭ毎に介挿されるＤＲＡＭコント
ローラであって、 前記ＣＰＵから入力されたアクセス信号に基づいて、予
め設定された前記ＤＲＡＭの種類に応じた所定タイミン
グのアクセス信号を該ＤＲＡＭに出力するアクセス制御
手段を具備したことを特徴とするＤＲＡＭコントロー
ラ。 - 【請求項２】 記憶情報を保持するために定期的なリフ
レッシュ動作を必要とするＤＲＡＭと、このＤＲＡＭの
メモリ空間内の所望の場所を行アドレスと列アドレスに
よって指定し情報を書き込みおよび読み込みするＣＰＵ
との間に、前記ＤＲＡＭ毎に介挿されるＤＲＡＭコント
ローラであって、 リフレッシュ動作中にリフレッシュ中信号を出力すると
ともに、他のＤＲＡＭコントローラからの前記リフレッ
シュ中信号が入力された場合は、このリフレッシュ中信
号が通常レベルとなった後にリフレッシュ動作を実行す
るよう前記ＤＲＡＭのリフレッシュ動作を制御するリフ
レッシュ制御手段を具備したことを特徴とするＤＲＡＭ
コントローラ。 - 【請求項３】 記憶情報を保持するために定期的なリフ
レッシュ動作を必要とするＤＲＡＭと、このＤＲＡＭの
メモリ空間内の所望の場所を行アドレスと列アドレスに
よって指定し情報を書き込みおよび読み込みするＣＰＵ
との間に、前記ＤＲＡＭ毎に介挿されるＤＲＡＭコント
ローラであって、 前記ＣＰＵから入力された行アドレスと、前回入力され
た行アドレスとを比較し、これらが同じ場合は、入力さ
れた行アドレスを出力せずに入力された列アドレスのみ
を出力して通常時より高速なアクセス動作を実行する高
速アクセス手段と、 リフレッシュ動作中にリフレッシュ中信号を出力すると
ともに、他のＤＲＡＭコントローラからの前記リフレッ
シュ中信号が入力された場合は、このリフレッシュ中信
号が通常レベルとなった後にリフレッシュ動作を実行す
るよう前記ＤＲＡＭのリフレッシュ動作を制御するリフ
レッシュ制御手段とを具備したことを特徴とするＤＲＡ
Ｍコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5008198A JPH06215565A (ja) | 1993-01-21 | 1993-01-21 | Ｄｒａｍコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5008198A JPH06215565A (ja) | 1993-01-21 | 1993-01-21 | Ｄｒａｍコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06215565A true JPH06215565A (ja) | 1994-08-05 |
Family
ID=11686577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5008198A Withdrawn JPH06215565A (ja) | 1993-01-21 | 1993-01-21 | Ｄｒａｍコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06215565A (ja) |
-
1993
- 1993-01-21 JP JP5008198A patent/JPH06215565A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |