JPH09237492A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH09237492A JPH09237492A JP8045057A JP4505796A JPH09237492A JP H09237492 A JPH09237492 A JP H09237492A JP 8045057 A JP8045057 A JP 8045057A JP 4505796 A JP4505796 A JP 4505796A JP H09237492 A JPH09237492 A JP H09237492A
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Abstract
(57)【要約】
【課題】使用されているシンクロナスＤＲＡＭの種類や
数によらずに、シンクロナスＤＲＡＭのリフレッシュ時
に流れる電流量を常に所定値以下に抑える。 【解決手段】リフレッシュバンク指定テーブル１の中の
１段目のレジスタ１−１から順にリフレッシュ制御フラ
グの内容が調べられ、そのリフレッシュ制御フラグによ
ってリフレッシュの実行が指定されているシンクロナス
ＤＲＡＭバンクに対してのみのリフレッシュが実行され
る。このため、リフレッシュバンク指定テーブル１に対
してどのようなリフレッシュ制御フラグのパターンを設
定するかによって、同時にリフレッシュが実行されるシ
ンクロナスＤＲＡＭバンクの数およびその時のバンクの
組み合わせを任意に規定できるようになり、複数のシン
クロナスＤＲＡＭバンクのリフレッシュを１以上のサイ
クルに分けて実行することが可能となる。
数によらずに、シンクロナスＤＲＡＭのリフレッシュ時
に流れる電流量を常に所定値以下に抑える。 【解決手段】リフレッシュバンク指定テーブル１の中の
１段目のレジスタ１−１から順にリフレッシュ制御フラ
グの内容が調べられ、そのリフレッシュ制御フラグによ
ってリフレッシュの実行が指定されているシンクロナス
ＤＲＡＭバンクに対してのみのリフレッシュが実行され
る。このため、リフレッシュバンク指定テーブル１に対
してどのようなリフレッシュ制御フラグのパターンを設
定するかによって、同時にリフレッシュが実行されるシ
ンクロナスＤＲＡＭバンクの数およびその時のバンクの
組み合わせを任意に規定できるようになり、複数のシン
クロナスＤＲＡＭバンクのリフレッシュを１以上のサイ
クルに分けて実行することが可能となる。
Description
【０００１】
【発明の属する技術分野】この発明はシンクロナスＤＲ
ＡＭをアクセス制御するメモリ制御装置に関し、特に１
以上のシンクロナスＤＲＡＭを各々が含む複数のシンク
ロナスＤＲＡＭバンクをアクセス制御するメモリ制御装
置に関する。
ＡＭをアクセス制御するメモリ制御装置に関し、特に１
以上のシンクロナスＤＲＡＭを各々が含む複数のシンク
ロナスＤＲＡＭバンクをアクセス制御するメモリ制御装
置に関する。
【０００２】
【従来の技術】近年、非同期ＤＲＡＭに代わる高速ＤＲ
ＡＭとして、シンクロナスＤＲＡＭが注目されている。
シンクロナスＤＲＡＭは、外部クロックに同期した入出
力回路構成、コマンド形式のアクセス、バースト転送に
よる連続アクセス、２バンク構成などの特徴を持つ。
ＡＭとして、シンクロナスＤＲＡＭが注目されている。
シンクロナスＤＲＡＭは、外部クロックに同期した入出
力回路構成、コマンド形式のアクセス、バースト転送に
よる連続アクセス、２バンク構成などの特徴を持つ。
【０００３】このシンクロナスＤＲＡＭをコンピュータ
システムの主記憶として利用すれば、例えばＣＰＵとシ
ンクロナスＤＲＡＭのクロックの共通化によりアクセス
時のロスを少なくでき、またバースト転送を利用するこ
とによってＣＰＵをノーウエイトで動作させること等を
実現できる。
システムの主記憶として利用すれば、例えばＣＰＵとシ
ンクロナスＤＲＡＭのクロックの共通化によりアクセス
時のロスを少なくでき、またバースト転送を利用するこ
とによってＣＰＵをノーウエイトで動作させること等を
実現できる。
【０００４】従来の非同期ＤＲＡＭへのアクセスを行う
場合、ＲＡＳ＃信号をアサートしローアドレスをＤＲＡ
Ｍに与えた後、ＣＡＳ＃信号をアサートしカラムアドレ
スをＤＲＡＭに与える事でアクセスを行った。
場合、ＲＡＳ＃信号をアサートしローアドレスをＤＲＡ
Ｍに与えた後、ＣＡＳ＃信号をアサートしカラムアドレ
スをＤＲＡＭに与える事でアクセスを行った。
【０００５】これに対し、シンクロナスＤＲＡＭへのア
クセスを行う場合は、クロックイネーブルとなるＣＫＥ
信号をアクティブにした状態で、ＡＣＴ（バンク・アク
ティブ）コマンドにより、ローアドレスをシンクロナス
ＤＲＡＭに与えた後、リード／ライトコマンドによりカ
ラムアドレスをシンクロナスＤＲＡＭに与える事でアク
セスを行なう。シンクロナスＳＤＲＡＭの上記コマンド
受け取りは、そのシンクロナスＤＲＡＭに入力されたク
ロックＣＬＫに同期して行われる。
クセスを行う場合は、クロックイネーブルとなるＣＫＥ
信号をアクティブにした状態で、ＡＣＴ（バンク・アク
ティブ）コマンドにより、ローアドレスをシンクロナス
ＤＲＡＭに与えた後、リード／ライトコマンドによりカ
ラムアドレスをシンクロナスＤＲＡＭに与える事でアク
セスを行なう。シンクロナスＳＤＲＡＭの上記コマンド
受け取りは、そのシンクロナスＤＲＡＭに入力されたク
ロックＣＬＫに同期して行われる。
【０００６】ＡＣＴ（バンク・アクティブ）コマンドは
非同期ＤＲＡＭにおけるＲＡＳ＃信号の立ち下がりに相
当し、リード／ライトコマンドは非同期ＤＲＡＭにおけ
るＣＡＳ＃信号の立ち下がりに相当する。シンクロナス
ＤＲＡＭは、ＡＣＴ（バンク・アクティブ）コマンドの
入力に応答してアクティブ状態となり、以降、プリチャ
ージコマンドが入力されるまでそのアクティブ状態を維
持する。
非同期ＤＲＡＭにおけるＲＡＳ＃信号の立ち下がりに相
当し、リード／ライトコマンドは非同期ＤＲＡＭにおけ
るＣＡＳ＃信号の立ち下がりに相当する。シンクロナス
ＤＲＡＭは、ＡＣＴ（バンク・アクティブ）コマンドの
入力に応答してアクティブ状態となり、以降、プリチャ
ージコマンドが入力されるまでそのアクティブ状態を維
持する。
【０００７】また、シンクロナスＤＲＡＭのリフレッシ
ュを行う場合は、対象となるシンクロナスＤＲＡＭがア
クティプ状態の時は、ＰＲＣ（プリチャージ）コマンド
により、非アクテイプ状態にし、ｔＲＰ時間（ＰＲＥ
ｔｏ ＡＣＴＩＶＥ Ｃｏｍｍａｎｄ Ｐｅｒｉｏｄ）
後、ＣＫＥ信号をアクティプにした状態で、ＣＢＲ（Ｃ
ＡＳ Ｂｅｆｏｒｅ ＲＡＳ Ｒｅｆｒｅｓｈ）コマン
ドにより、シンクロナスＤＲＡＭ内部リフレッシュ動作
を起動した後、ｔＲＣ時間（ＲＥＦ ｔｏ ＲＥＦ／Ａ
ＣＴＩＶＥ Ｃｏｍｍａｎｄ Ｐｅｒｉｏｄ）時間待つ
事で可能となる。
ュを行う場合は、対象となるシンクロナスＤＲＡＭがア
クティプ状態の時は、ＰＲＣ（プリチャージ）コマンド
により、非アクテイプ状態にし、ｔＲＰ時間（ＰＲＥ
ｔｏ ＡＣＴＩＶＥ Ｃｏｍｍａｎｄ Ｐｅｒｉｏｄ）
後、ＣＫＥ信号をアクティプにした状態で、ＣＢＲ（Ｃ
ＡＳ Ｂｅｆｏｒｅ ＲＡＳ Ｒｅｆｒｅｓｈ）コマン
ドにより、シンクロナスＤＲＡＭ内部リフレッシュ動作
を起動した後、ｔＲＣ時間（ＲＥＦ ｔｏ ＲＥＦ／Ａ
ＣＴＩＶＥ Ｃｏｍｍａｎｄ Ｐｅｒｉｏｄ）時間待つ
事で可能となる。
【０００８】しかしながら、このようなシンクロナスＤ
ＲＡＭは、その高速動作のための構造上、非同期ＤＲＡ
Ｍに比べてその消費電流は大きい。このため、シンクロ
ナスＤＲＡＭを主記憶として利用した場合には、そのリ
フレッシュ時に多大な電流が流れることになり、システ
ム上の電源回路の容量を大きくする必要がある。
ＲＡＭは、その高速動作のための構造上、非同期ＤＲＡ
Ｍに比べてその消費電流は大きい。このため、シンクロ
ナスＤＲＡＭを主記憶として利用した場合には、そのリ
フレッシュ時に多大な電流が流れることになり、システ
ム上の電源回路の容量を大きくする必要がある。
【０００９】リフレッシュ時に大電流が流れるのは、次
の理由による。すなわち、主記憶は、複数のシンクロナ
スＤＲＡＭチップを各々が含む複数のシンクロナスＤＲ
ＡＭバンクから構成されるが、リフレッシュ時にはこれ
ら全てのバンクのチップそれぞれに対して同時にリフレ
ッシュ動作が行われる。したがって、主記憶全体では、
シンクロナスＤＲＡＭ１チップ当たりのリフレッシュ時
のピーク電流の全チップ数倍もの電流が流れることにな
る。
の理由による。すなわち、主記憶は、複数のシンクロナ
スＤＲＡＭチップを各々が含む複数のシンクロナスＤＲ
ＡＭバンクから構成されるが、リフレッシュ時にはこれ
ら全てのバンクのチップそれぞれに対して同時にリフレ
ッシュ動作が行われる。したがって、主記憶全体では、
シンクロナスＤＲＡＭ１チップ当たりのリフレッシュ時
のピーク電流の全チップ数倍もの電流が流れることにな
る。
【００１０】
【発明が解決しようとする課題】上述したように、従来
では、全てのシンクロナスＤＲＡＭバンクのチップそれ
ぞれに対して同時にリフレッシュ動作が行われるので、
リフレッシュ時に多大な電流が流れるという問題があっ
た。
では、全てのシンクロナスＤＲＡＭバンクのチップそれ
ぞれに対して同時にリフレッシュ動作が行われるので、
リフレッシュ時に多大な電流が流れるという問題があっ
た。
【００１１】この発明はこのような点に鑑みてなされた
ものであり、使用されているシンクロナスＤＲＡＭの種
類や数によらずに、シンクロナスＤＲＡＭのリフレッシ
ュ時に流れる電流量を常に所定値以下に抑えることがで
きるメモリ制御装置を提供することを目的とする。
ものであり、使用されているシンクロナスＤＲＡＭの種
類や数によらずに、シンクロナスＤＲＡＭのリフレッシ
ュ時に流れる電流量を常に所定値以下に抑えることがで
きるメモリ制御装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】この発明は、１以上のシ
ンクロナスＤＲＡＭを各々が有する複数のシンクロナス
ＤＲＡＭバンクをアクセス制御するメモリ制御装置にお
いて、前記複数のシンクロナスＤＲＡＭバンクの数に対
応する複数のレジスタから構成され、各レジスタには、
前記シンクロナスＤＲＡＭバンク毎にリフレッシュを行
うか否かを指定する複数のリフレッシュ制御情報が設定
されているリフレッシュバンク指定テーブルと、リフレ
ッシュサイクルの要求に応答して、前記リフレッシュバ
ンク指定テーブルの複数段のレジスタを１段ずつ順番に
選択し、その選択したレジスタに設定されているリフレ
ッシュ制御情報によってリフレッシュの実行が指定され
ているシンクロナスＤＲＡＭバンクに対してのみリフレ
ッシュを実行させるリフレッシュサイクル制御手段とを
具備し、同時にリフレッシュが実行されるシンクロナス
ＤＲＡＭバンクを任意に組み合わせることにより、前記
複数のシンクロナスＤＲＡＭバンクのリフレッシュを１
以上のサイクルに分けて実行できるようにしたことを特
徴とする。
ンクロナスＤＲＡＭを各々が有する複数のシンクロナス
ＤＲＡＭバンクをアクセス制御するメモリ制御装置にお
いて、前記複数のシンクロナスＤＲＡＭバンクの数に対
応する複数のレジスタから構成され、各レジスタには、
前記シンクロナスＤＲＡＭバンク毎にリフレッシュを行
うか否かを指定する複数のリフレッシュ制御情報が設定
されているリフレッシュバンク指定テーブルと、リフレ
ッシュサイクルの要求に応答して、前記リフレッシュバ
ンク指定テーブルの複数段のレジスタを１段ずつ順番に
選択し、その選択したレジスタに設定されているリフレ
ッシュ制御情報によってリフレッシュの実行が指定され
ているシンクロナスＤＲＡＭバンクに対してのみリフレ
ッシュを実行させるリフレッシュサイクル制御手段とを
具備し、同時にリフレッシュが実行されるシンクロナス
ＤＲＡＭバンクを任意に組み合わせることにより、前記
複数のシンクロナスＤＲＡＭバンクのリフレッシュを１
以上のサイクルに分けて実行できるようにしたことを特
徴とする。
【００１３】このメモリ制御装置においては、リフレッ
シュサイクルの実行が要求されると、まず、リフレッシ
ュバンク指定テーブルの中の１段目のレジスタが選択さ
れる。そして、その１段目のレジスタに設定されている
リフレッシュ制御情報によってリフレッシュの実行が指
定されているシンクロナスＤＲＡＭバンクに対してリフ
レッシュが実行される。この後、２段目以降のレジスタ
についても、リフレッシュの実行を指定するリフレッシ
ュ制御情報が含まれている場合には、そのリフレッシュ
制御情報に対応するバンクに対してのリフレッシュが実
行される。このため、リフレッシュバンク指定テーブル
に対してどのようなリフレッシュ制御情報のパターンを
設定するかによって、同時にリフレッシュが実行される
シンクロナスＤＲＡＭバンクの数およびその時のバンク
の組み合わせを任意に規定できるようになり、複数のシ
ンクロナスＤＲＡＭバンクのリフレッシュを１以上のサ
イクルに分けて実行することが可能となる。
シュサイクルの実行が要求されると、まず、リフレッシ
ュバンク指定テーブルの中の１段目のレジスタが選択さ
れる。そして、その１段目のレジスタに設定されている
リフレッシュ制御情報によってリフレッシュの実行が指
定されているシンクロナスＤＲＡＭバンクに対してリフ
レッシュが実行される。この後、２段目以降のレジスタ
についても、リフレッシュの実行を指定するリフレッシ
ュ制御情報が含まれている場合には、そのリフレッシュ
制御情報に対応するバンクに対してのリフレッシュが実
行される。このため、リフレッシュバンク指定テーブル
に対してどのようなリフレッシュ制御情報のパターンを
設定するかによって、同時にリフレッシュが実行される
シンクロナスＤＲＡＭバンクの数およびその時のバンク
の組み合わせを任意に規定できるようになり、複数のシ
ンクロナスＤＲＡＭバンクのリフレッシュを１以上のサ
イクルに分けて実行することが可能となる。
【００１４】したがって、使用されているシンクロナス
ＤＲＡＭの種類や数によらずに、シンクロナスＤＲＡＭ
のリフレッシュ時に流れるピーク電流値を常に所定値以
下に抑えることができる。
ＤＲＡＭの種類や数によらずに、シンクロナスＤＲＡＭ
のリフレッシュ時に流れるピーク電流値を常に所定値以
下に抑えることができる。
【００１５】
【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の一実施形態
に係るシンクロナスＤＲＡＭコントローラの構成が示さ
れている。このシンクロナスＤＲＡＭコントローラは、
コンピュータシステムに主記憶として設けられた複数の
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）バンクをアクセス
制御するためのものであり、図示のように、リフレッシ
ュバンク指定テーブル１、ステート制御回路２、セレク
タ３、ＳＤＲＡＭインターフェース制御回路４を備えて
いる。
実施形態を説明する。図１には、この発明の一実施形態
に係るシンクロナスＤＲＡＭコントローラの構成が示さ
れている。このシンクロナスＤＲＡＭコントローラは、
コンピュータシステムに主記憶として設けられた複数の
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）バンクをアクセス
制御するためのものであり、図示のように、リフレッシ
ュバンク指定テーブル１、ステート制御回路２、セレク
タ３、ＳＤＲＡＭインターフェース制御回路４を備えて
いる。
【００１６】ここでは、コンピュータシステムに実装可
能な最大シンクロナスＤＲＡＭバンク数が６個であり、
システムボード上には図２に示されているように４個の
シンクロナスＤＲＡＭバンク０〜３が実装されており、
残りの２個のシンクロナスＤＲＡＭバンクは拡張用とし
て使用される場合を例示して説明する。各シンクロナス
ＤＲＡＭバンクにはクロックイネーブル信号ＣＫＥが個
別に割り当て割れるので、ＳＤＲＡＭインターフェース
制御回路４からは６本のクロックイネーブル信号ＣＫＥ
が発生されることになる。
能な最大シンクロナスＤＲＡＭバンク数が６個であり、
システムボード上には図２に示されているように４個の
シンクロナスＤＲＡＭバンク０〜３が実装されており、
残りの２個のシンクロナスＤＲＡＭバンクは拡張用とし
て使用される場合を例示して説明する。各シンクロナス
ＤＲＡＭバンクにはクロックイネーブル信号ＣＫＥが個
別に割り当て割れるので、ＳＤＲＡＭインターフェース
制御回路４からは６本のクロックイネーブル信号ＣＫＥ
が発生されることになる。
【００１７】リフレッシュバンク指定テーブル１は、シ
ステムのＣＰＵによってリードライト可能な６段のレジ
スタ１−１〜１−６から構成されており、レジスタ１−
１〜１−６それぞれのピット０〜５にはシンクロナスＤ
ＲＡＭバンク０〜５に対応するリフレッシュ制御フラグ
が設定される。ここで、リフレッシュ制御フラグの値が
“１”時は、そのフラグのビット位置に対応するシンク
ロナスＤＲＡＭバンクがリフレッシュの対象であること
が指定される。
ステムのＣＰＵによってリードライト可能な６段のレジ
スタ１−１〜１−６から構成されており、レジスタ１−
１〜１−６それぞれのピット０〜５にはシンクロナスＤ
ＲＡＭバンク０〜５に対応するリフレッシュ制御フラグ
が設定される。ここで、リフレッシュ制御フラグの値が
“１”時は、そのフラグのビット位置に対応するシンク
ロナスＤＲＡＭバンクがリフレッシュの対象であること
が指定される。
【００１８】ステート制御回路２は、各シンクロナスＤ
ＲＡＭバンクの状態の遷移を管理するＤＲＡＭステート
回路と、リフレッシュサイクルの状態遷移を管理するリ
フレッシュステート回路とを含んでおり、リフレッシュ
バンク指定テーブル１に設定されたフレッシュ制御フラ
グの読み取り、セレクタ３の選択動作の制御、ＳＤＲＡ
Ｍインターフェース制御回路４によるリフレッシュサイ
クルの実行制御を行う。
ＲＡＭバンクの状態の遷移を管理するＤＲＡＭステート
回路と、リフレッシュサイクルの状態遷移を管理するリ
フレッシュステート回路とを含んでおり、リフレッシュ
バンク指定テーブル１に設定されたフレッシュ制御フラ
グの読み取り、セレクタ３の選択動作の制御、ＳＤＲＡ
Ｍインターフェース制御回路４によるリフレッシュサイ
クルの実行制御を行う。
【００１９】このステート制御回路２は、リフレッシュ
タイマなどから定期的に発生されるリフレッシュスター
ト要求に応答して、リフレッシュバンク指定テーブル１
の１段目のレジスタ１−１から順番に１段ずつ選択し、
その選択したレジスタに設定されているリフレッシュ制
御フラグの内容を調べる。６ビットのリフレッシュ制御
フラグの中に“１”のリフレッシュ制御フラグが含まれ
ている場合には、セレクト信号を発生してそのフラグを
セレクタ３に選択させる。また、ＳＤＲＡＭインターフ
ェース制御回路４にコントロール信号を供給して、リフ
レッシュサイクルの実行を制御する。
タイマなどから定期的に発生されるリフレッシュスター
ト要求に応答して、リフレッシュバンク指定テーブル１
の１段目のレジスタ１−１から順番に１段ずつ選択し、
その選択したレジスタに設定されているリフレッシュ制
御フラグの内容を調べる。６ビットのリフレッシュ制御
フラグの中に“１”のリフレッシュ制御フラグが含まれ
ている場合には、セレクト信号を発生してそのフラグを
セレクタ３に選択させる。また、ＳＤＲＡＭインターフ
ェース制御回路４にコントロール信号を供給して、リフ
レッシュサイクルの実行を制御する。
【００２０】セレクタ３は６ビットｔｏ１ビットのセレ
クタであり、６本のＣＫＥ信号それぞれに対応して設け
られている。すなわち、各セレクタ３は、６個のレジス
タ１−１〜１−６それぞれの同一ビット位置に設定され
ている６ビットのリフレッシュ制御フラグを入力し、そ
のうちの１ビットを選択する。したがって６ビットのリ
フレッシュ制御フラグの中に“１”のリフレッシュ制御
フラグが含まれている場合には、６個のセレクタ３から
は、その６ビットのリフレッシュ制御フラグの値がその
まま出力されることになる。
クタであり、６本のＣＫＥ信号それぞれに対応して設け
られている。すなわち、各セレクタ３は、６個のレジス
タ１−１〜１−６それぞれの同一ビット位置に設定され
ている６ビットのリフレッシュ制御フラグを入力し、そ
のうちの１ビットを選択する。したがって６ビットのリ
フレッシュ制御フラグの中に“１”のリフレッシュ制御
フラグが含まれている場合には、６個のセレクタ３から
は、その６ビットのリフレッシュ制御フラグの値がその
まま出力されることになる。
【００２１】ＳＤＲＡＭインターフェイス制御回路４
は、ステート制御回路２からのコントロール信号に従っ
て、各ＳＤＲＡＭバンクへの制御信号を生成する。この
図１の構成においては、リフレッシュスタート要求が入
力されると、まず、リフレッシュバンク指定テーブル１
の中の１段目のレジスタ１−１の内容がステート制御回
路２によって参照される。その１段目のレジスタ１−１
に設定されている６ビットのリフレッシュ制御フラグの
中に“１”のリフレッシュ制御フラグが含まれている場
合には、ステート制御回路２からのセレクト信号によ
り、６個のセレクタ３それぞれが１段目のレジスタ１−
１に対応するビット位置の入力を選択する。そして、ス
テート制御回路２の制御の下、“１”のリフレッシュ制
御フラグに対応するシンクロナスＤＲＡＭバンクのリフ
レッシュがＳＤＲＡＭインターフェイス制御回路４によ
って同時実行される。この後、２段目以降のレジスタに
ついても順次同様の処理が行われ、リフレッシュの実行
を指定する“１”のリフレッシュ制御フラグが含まれて
いる場合には、そのリフレッシュ制御フラグに対応する
シンクロナスＤＲＡＭバンクに対してのリフレッシュが
実行される。
は、ステート制御回路２からのコントロール信号に従っ
て、各ＳＤＲＡＭバンクへの制御信号を生成する。この
図１の構成においては、リフレッシュスタート要求が入
力されると、まず、リフレッシュバンク指定テーブル１
の中の１段目のレジスタ１−１の内容がステート制御回
路２によって参照される。その１段目のレジスタ１−１
に設定されている６ビットのリフレッシュ制御フラグの
中に“１”のリフレッシュ制御フラグが含まれている場
合には、ステート制御回路２からのセレクト信号によ
り、６個のセレクタ３それぞれが１段目のレジスタ１−
１に対応するビット位置の入力を選択する。そして、ス
テート制御回路２の制御の下、“１”のリフレッシュ制
御フラグに対応するシンクロナスＤＲＡＭバンクのリフ
レッシュがＳＤＲＡＭインターフェイス制御回路４によ
って同時実行される。この後、２段目以降のレジスタに
ついても順次同様の処理が行われ、リフレッシュの実行
を指定する“１”のリフレッシュ制御フラグが含まれて
いる場合には、そのリフレッシュ制御フラグに対応する
シンクロナスＤＲＡＭバンクに対してのリフレッシュが
実行される。
【００２２】このようにして、１段目から６番目までの
レジスタ１−１〜１−６の内容が順次読み込まれて、
“１”のリフレッシュ制御フラグに対応するシンクロナ
スＤＲＡＭバンクに対してリフレッシュが実行される。
もし、読み込んだ６ビットのリフレッシュ制御フラグが
全て“０”であった場合には、読み込んでないレジスタ
が残っていても、その時点でリフレッシュサイクルは終
了される。
レジスタ１−１〜１−６の内容が順次読み込まれて、
“１”のリフレッシュ制御フラグに対応するシンクロナ
スＤＲＡＭバンクに対してリフレッシュが実行される。
もし、読み込んだ６ビットのリフレッシュ制御フラグが
全て“０”であった場合には、読み込んでないレジスタ
が残っていても、その時点でリフレッシュサイクルは終
了される。
【００２３】このため、リフレッシュバンク指定テーブ
ル１に対してどのようなリフレッシュ制御フラグのパタ
ーンを設定するかによって、同時にリフレッシュが実行
されるシンクロナスＤＲＡＭバンクの数およびその時の
バンクの組み合わせを任意に規定できるようになり、複
数のシンクロナスＤＲＡＭバンクのリフレッシュを１以
上のサイクルに分けて（最大で６サイクルに分割され
る）実行することが可能となる。
ル１に対してどのようなリフレッシュ制御フラグのパタ
ーンを設定するかによって、同時にリフレッシュが実行
されるシンクロナスＤＲＡＭバンクの数およびその時の
バンクの組み合わせを任意に規定できるようになり、複
数のシンクロナスＤＲＡＭバンクのリフレッシュを１以
上のサイクルに分けて（最大で６サイクルに分割され
る）実行することが可能となる。
【００２４】次に、図３乃至図６を参照して、リフレッ
シュバンク指定テーブル１に設定される６Ｘ６ビットの
リフレッシュ制御フラグの具体的なパターンについて説
明する。
シュバンク指定テーブル１に設定される６Ｘ６ビットの
リフレッシュ制御フラグの具体的なパターンについて説
明する。
【００２５】図３のパターンでは、１段のレジスタ毎に
“１”のリフレッシュ制御フラグが互いに異なるビット
位置に１つずつ設定されている。この場合、シンクロナ
スＤＲＡＭバンクのリフレッシュは１バンク単位で６回
に分けて行われる。したがって、リフレッシュ時のピー
ク電流は１バンクに属するチップの合計分だけで済み、
全てのバンクを同時にリフレッシュする場合の１／６に
ピーク電流を低減できる。
“１”のリフレッシュ制御フラグが互いに異なるビット
位置に１つずつ設定されている。この場合、シンクロナ
スＤＲＡＭバンクのリフレッシュは１バンク単位で６回
に分けて行われる。したがって、リフレッシュ時のピー
ク電流は１バンクに属するチップの合計分だけで済み、
全てのバンクを同時にリフレッシュする場合の１／６に
ピーク電流を低減できる。
【００２６】図４のパターンでは、１段目のレジスタ１
−１の全てのビット位置に“１”のリフレッシュ制御フ
ラグが設定されている。この場合、全てのバンクが同時
にリフレッシュされ、それが終了した時点でリフレッシ
ュサイクルが終了される。このパターンは、システムに
用意された電源回路の容量が十分大きい場合に好適なも
のであり、リフレッシュサイクルに要する時間を低減す
ることができる。
−１の全てのビット位置に“１”のリフレッシュ制御フ
ラグが設定されている。この場合、全てのバンクが同時
にリフレッシュされ、それが終了した時点でリフレッシ
ュサイクルが終了される。このパターンは、システムに
用意された電源回路の容量が十分大きい場合に好適なも
のであり、リフレッシュサイクルに要する時間を低減す
ることができる。
【００２７】図５のパターンでは、１段目から３段目ま
でのレジスタ１−１〜１−３それぞれの互いに異なるビ
ット位置に“１”のリフレッシュ制御フラグが２つずつ
設定されている。この場合、シンクロナスＤＲＡＭバン
クのリフレッシュは２バンク単位で３回に分けて行わ
れ、３回目のリフレッシュが終了した時点でリフレッシ
ュサイクルが終了される。したがって、リフレッシュ時
のピーク電流は２バンクに属するチップの合計分だけで
済み、全てのバンクを同時にリフレッシュする場合の１
／３にピーク電流を低減できる。
でのレジスタ１−１〜１−３それぞれの互いに異なるビ
ット位置に“１”のリフレッシュ制御フラグが２つずつ
設定されている。この場合、シンクロナスＤＲＡＭバン
クのリフレッシュは２バンク単位で３回に分けて行わ
れ、３回目のリフレッシュが終了した時点でリフレッシ
ュサイクルが終了される。したがって、リフレッシュ時
のピーク電流は２バンクに属するチップの合計分だけで
済み、全てのバンクを同時にリフレッシュする場合の１
／３にピーク電流を低減できる。
【００２８】図６のパターンは、標準実装されているバ
ンク０〜３と、拡張スロットを介して増設されたバンク
４，５のバンク構成やチップの種類が異なっており、バ
ンク０〜３に比べ、バンク４，５に大きなピーク電流が
流れる場合に好適なパターンである。すなわち、このパ
ターンにおいては、バンク０〜３については同時にリフ
レッシュされ、その後に、バンク４，５のリフレッシュ
が２回に分けて行われる。
ンク０〜３と、拡張スロットを介して増設されたバンク
４，５のバンク構成やチップの種類が異なっており、バ
ンク０〜３に比べ、バンク４，５に大きなピーク電流が
流れる場合に好適なパターンである。すなわち、このパ
ターンにおいては、バンク０〜３については同時にリフ
レッシュされ、その後に、バンク４，５のリフレッシュ
が２回に分けて行われる。
【００２９】つぎに、図７および図８を参照して、リフ
レッシュ制御動作の手順を具体的に説明する。図７はス
テート制御回路２によって管理されているリフレッシュ
サイクルの状態遷移を示す状態遷移図であり、また図８
はリフレッシュサイクルの動作を示すタイミングチャー
トである。
レッシュ制御動作の手順を具体的に説明する。図７はス
テート制御回路２によって管理されているリフレッシュ
サイクルの状態遷移を示す状態遷移図であり、また図８
はリフレッシュサイクルの動作を示すタイミングチャー
トである。
【００３０】まず、システム起動時に、リフレッシュバ
ンク指定テーブル１のレジスタに対してリフレッシュ制
御フラグの設定がＣＰＵによって行われる。ここでは、
図３のリフレッシュ制御パターンが設定される場合を想
定する。
ンク指定テーブル１のレジスタに対してリフレッシュ制
御フラグの設定がＣＰＵによって行われる。ここでは、
図３のリフレッシュ制御パターンが設定される場合を想
定する。
【００３１】リフレッシュスタート要求が発行される
と、ステート制御回路２は、まず、ＳＤＲＡＭ状態ステ
ート回路からアクティプなバンクの有無を調べる。いず
れかのバンクがアクテイプな時は、ＩＤＬＥサイクルか
らＰＲＣサイクルヘ進み、そのアクティブなバンク（図
８ではバンク１）に対してプリチャージコマンド（ＲＡ
Ｓ＃＝０，ＣＡＳ＃＝１，ＷＥ＃＝０）を送り、ｔＲＰ
時間確保後、ＣＨＥＣＫサイクルヘ進む。またアクテイ
プなバンクが無い時は、ＰＲＣサイクルに移行せずに、
ＣＨＥＣＫサイクルに直接進む。
と、ステート制御回路２は、まず、ＳＤＲＡＭ状態ステ
ート回路からアクティプなバンクの有無を調べる。いず
れかのバンクがアクテイプな時は、ＩＤＬＥサイクルか
らＰＲＣサイクルヘ進み、そのアクティブなバンク（図
８ではバンク１）に対してプリチャージコマンド（ＲＡ
Ｓ＃＝０，ＣＡＳ＃＝１，ＷＥ＃＝０）を送り、ｔＲＰ
時間確保後、ＣＨＥＣＫサイクルヘ進む。またアクテイ
プなバンクが無い時は、ＰＲＣサイクルに移行せずに、
ＣＨＥＣＫサイクルに直接進む。
【００３２】ＣＨＥＣＫサイクルでは、レジスタ１−１
の内容がチェックされる。もし、６ピット全てが“０”
ならば、リフレッシュを実行せずにＩＤＬＥサイクルに
戻る。
の内容がチェックされる。もし、６ピット全てが“０”
ならば、リフレッシュを実行せずにＩＤＬＥサイクルに
戻る。
【００３３】この例では、バンク０に対応するリフレッ
シュ制御フラグが“１”であるので、それがセレクタ３
を介してＳＤＲＡＭインターフェース制御回路４に送ら
れる。ＳＤＲＡＭインターフェース制御回路４は、ＣＢ
Ｒコマンドを発行する。このコマンドは最後のバンクに
ついてのリフレッシュが完了するまで保持される。
シュ制御フラグが“１”であるので、それがセレクタ３
を介してＳＤＲＡＭインターフェース制御回路４に送ら
れる。ＳＤＲＡＭインターフェース制御回路４は、ＣＢ
Ｒコマンドを発行する。このコマンドは最後のバンクに
ついてのリフレッシュが完了するまで保持される。
【００３４】ステートはＣＢＲ００サイクルヘ進み、
“１”のリフレッシュ制御フラグに対応するバンク（こ
こでは、バンク０）のＣＫＥ０信号がアクティプにされ
る。次にＣＢＲ０１サイクルヘ進み、チップセレクト信
号ＣＳがアクテイプにされる。これにより、バンク０に
対してリフレッシュコマンドが送り出される。
“１”のリフレッシュ制御フラグに対応するバンク（こ
こでは、バンク０）のＣＫＥ０信号がアクティプにされ
る。次にＣＢＲ０１サイクルヘ進み、チップセレクト信
号ＣＳがアクテイプにされる。これにより、バンク０に
対してリフレッシュコマンドが送り出される。
【００３５】また、このＣＢＲ０１サイクルでは、レジ
スタ１−２の内容のチェックも同時に行われる。もし、
６ビット全てが“０”であれば、ｔＲＣサイクルに進み
ｔＲＣ時間確保後、ＩＤＬＥサイクルに戻りリフレッシ
ュサイクルを終了する。
スタ１−２の内容のチェックも同時に行われる。もし、
６ビット全てが“０”であれば、ｔＲＣサイクルに進み
ｔＲＣ時間確保後、ＩＤＬＥサイクルに戻りリフレッシ
ュサイクルを終了する。
【００３６】“１”にセットされたピットがあれば（こ
の例では、バンク１に対応するリフレッシュ制御フラグ
が“１”）、ＣＢＲ１０サイクルヘ進む。このサイクル
では、バンク１に対応するＣＫＥ１信号がアクティプに
される。またこの時、ＣＢＲ００においてアクティブに
したＣＫＥ０信号をインアクティブにする。次にＣＢＲ
１１サイクルヘ進み、チップセレクト信号ＣＳがアクテ
イプにされる。これにより、バンク１に対してリフレッ
シュコマンドが送り出される。また、このＣＢＲ１１サ
イクルでは、レジスタ１−３の内容のチェックも同時に
行われる。以降、同様にして、バンク２〜５についての
リフレッシュが行われる。
の例では、バンク１に対応するリフレッシュ制御フラグ
が“１”）、ＣＢＲ１０サイクルヘ進む。このサイクル
では、バンク１に対応するＣＫＥ１信号がアクティプに
される。またこの時、ＣＢＲ００においてアクティブに
したＣＫＥ０信号をインアクティブにする。次にＣＢＲ
１１サイクルヘ進み、チップセレクト信号ＣＳがアクテ
イプにされる。これにより、バンク１に対してリフレッ
シュコマンドが送り出される。また、このＣＢＲ１１サ
イクルでは、レジスタ１−３の内容のチェックも同時に
行われる。以降、同様にして、バンク２〜５についての
リフレッシュが行われる。
【００３７】以上説明したように、この実施形態におい
ては、リフレッシュバンク指定テーブル１の中の１段目
のレジスタ１−１から順にリフレッシュ制御フラグの内
容が調べられ、そのリフレッシュ制御フラグによってリ
フレッシュの実行が指定されているシンクロナスＤＲＡ
Ｍバンクに対してのみのリフレッシュが実行される。こ
のため、リフレッシュバンク指定テーブル１に対してど
のようなリフレッシュ制御フラグのパターンを設定する
かによって、同時にリフレッシュが実行されるシンクロ
ナスＤＲＡＭバンクの数およびその時のバンクの組み合
わせを任意に規定できるようになり、複数のシンクロナ
スＤＲＡＭバンクのリフレッシュを１以上のサイクルに
分けて実行することが可能となる。なお、この様なリフ
レッシュ制御は非同期のＤＲＡＭバンクに対して適用し
ても良い。これにより、ＤＲＡＭのさらなる低消費電力
化を図ることができる。
ては、リフレッシュバンク指定テーブル１の中の１段目
のレジスタ１−１から順にリフレッシュ制御フラグの内
容が調べられ、そのリフレッシュ制御フラグによってリ
フレッシュの実行が指定されているシンクロナスＤＲＡ
Ｍバンクに対してのみのリフレッシュが実行される。こ
のため、リフレッシュバンク指定テーブル１に対してど
のようなリフレッシュ制御フラグのパターンを設定する
かによって、同時にリフレッシュが実行されるシンクロ
ナスＤＲＡＭバンクの数およびその時のバンクの組み合
わせを任意に規定できるようになり、複数のシンクロナ
スＤＲＡＭバンクのリフレッシュを１以上のサイクルに
分けて実行することが可能となる。なお、この様なリフ
レッシュ制御は非同期のＤＲＡＭバンクに対して適用し
ても良い。これにより、ＤＲＡＭのさらなる低消費電力
化を図ることができる。
【００３８】
【発明の効果】以上説明したように、この発明のメモリ
制御装置によれば、同時にリフレッシュが実行されるシ
ンクロナスＤＲＡＭバンクの数およびその時のバンクの
組み合わせを任意に規定できるので、使用されているシ
ンクロナスＤＲＡＭの種類や数によらずに、シンクロナ
スＤＲＡＭのリフレッシュ時に流れる電流量を常に所定
値以下に抑えることが可能となる。
制御装置によれば、同時にリフレッシュが実行されるシ
ンクロナスＤＲＡＭバンクの数およびその時のバンクの
組み合わせを任意に規定できるので、使用されているシ
ンクロナスＤＲＡＭの種類や数によらずに、シンクロナ
スＤＲＡＭのリフレッシュ時に流れる電流量を常に所定
値以下に抑えることが可能となる。
【図１】この発明の一実施形態に係るＳＤＲＡＭコント
ローラの構成を示すブロック図。
ローラの構成を示すブロック図。
【図２】同実施形態のＳＤＲＡＭコントローラによって
制御されるＳＤＲＡＭバンクの構成を示す図。
制御されるＳＤＲＡＭバンクの構成を示す図。
【図３】同実施形態のＳＤＲＡＭコントローラのリフレ
ッシュバンク指定テーブルに設定されるリフレッシュ制
御フラグの第１パターンを説明するための図。
ッシュバンク指定テーブルに設定されるリフレッシュ制
御フラグの第１パターンを説明するための図。
【図４】同実施形態のＳＤＲＡＭコントローラのリフレ
ッシュバンク指定テーブルに設定されるリフレッシュ制
御フラグの第２パターンを説明するための図。
ッシュバンク指定テーブルに設定されるリフレッシュ制
御フラグの第２パターンを説明するための図。
【図５】同実施形態のＳＤＲＡＭコントローラのリフレ
ッシュバンク指定テーブルに設定されるリフレッシュ制
御フラグの第３パターンを説明するための図。
ッシュバンク指定テーブルに設定されるリフレッシュ制
御フラグの第３パターンを説明するための図。
【図６】同実施形態のＳＤＲＡＭコントローラのリフレ
ッシュバンク指定テーブルに設定されるリフレッシュ制
御フラグの第４パターンを説明するための図。
ッシュバンク指定テーブルに設定されるリフレッシュ制
御フラグの第４パターンを説明するための図。
【図７】同実施形態のＳＤＲＡＭコントローラによって
管理されているリフレッシュサイクルの状態遷移を示す
図。
管理されているリフレッシュサイクルの状態遷移を示す
図。
【図８】同実施形態のＳＤＲＡＭコントローラによって
実行されるリフレッシュ制御動作を示すタイミングチャ
ート。
実行されるリフレッシュ制御動作を示すタイミングチャ
ート。
１…リフレッシュバンク指定テーブル、１−１〜１−６
…レジスタ、２…ステート制御回路、４…ＳＤＲＡＭイ
ンターフェース制御回路。
…レジスタ、２…ステート制御回路、４…ＳＤＲＡＭイ
ンターフェース制御回路。
Claims (5)
- 【請求項１】 １以上のシンクロナスＤＲＡＭを各々が
有する複数のシンクロナスＤＲＡＭバンクをアクセス制
御するメモリ制御装置において、 前記複数のシンクロナスＤＲＡＭバンクの数に対応する
複数のレジスタから構成され、各レジスタには、前記シ
ンクロナスＤＲＡＭバンク毎にリフレッシュを行うか否
かを指定する複数のリフレッシュ制御情報が設定されて
いるリフレッシュバンク指定テーブルと、 リフレッシュサイクルの要求に応答して、前記リフレッ
シュバンク指定テーブルの複数段のレジスタを１段ずつ
順番に選択し、その選択したレジスタに設定されている
リフレッシュ制御情報によってリフレッシュの実行が指
定されているシンクロナスＤＲＡＭバンクに対してのみ
リフレッシュを実行させるリフレッシュサイクル制御手
段とを具備し、 同時にリフレッシュが実行されるシンクロナスＤＲＡＭ
バンクを任意に組み合わせることにより、前記複数のシ
ンクロナスＤＲＡＭバンクのリフレッシュを１以上のサ
イクルに分けて実行できるようにしたことを特徴とする
メモリ制御装置。 - 【請求項２】 前記リフレッシュサイクル制御手段は、
前記リフレッシュ制御情報によってリフレッシュの実行
が指定されているシンクロナスＤＲＡＭバンクそれぞれ
に対応するクロックイネーブル信号をアクティブにし
て、リフレッシュコマンドを発行することを特徴とする
請求項１記載のメモリ制御装置。 - 【請求項３】 前記リフレッシュサイクル制御手段は、 前記選択したレジスタに設定されているリフレッシュ制
御情報が全てリフレッシュの非実行を示すとき、後段の
レジスタを参照せずにリフレッシュサイクルの実行を終
了することを特徴とする請求項１記載のメモリ制御装
置。 - 【請求項４】 コンピュータシステムの主記憶として使
用される複数のシンクロナスＤＲＡＭバンクをアクセス
制御するメモリ制御装置において、 前記コンピュータシステムに実装可能なシンクロナスＤ
ＲＡＭバンクの最大数に対応する複数のレジスタから構
成され、各レジスタには、前記シンクロナスＤＲＡＭバ
ンク毎にリフレッシュを行うか否かを指定する複数のリ
フレッシュ制御情報が設定されているリフレッシュバン
ク指定テーブルと、 リフレッシュサイクルの要求に応答して、前記リフレッ
シュバンク指定テーブルの複数段のレジスタを１段ずつ
順番に選択し、その選択したレジスタに設定されている
リフレッシュ制御情報によってリフレッシュの実行が指
定されているシンクロナスＤＲＡＭバンクに対してのみ
リフレッシュを実行させるリフレッシュサイクル制御手
段とを具備し、 同時にリフレッシュが実行されるシンクロナスＤＲＡＭ
バンクを任意に組み合わせることにより、前記複数のシ
ンクロナスＤＲＡＭバンクのリフレッシュを１以上のサ
イクルに分けて実行できるようにしたことを特徴とする
メモリ制御装置。 - 【請求項５】 １以上のＤＲＡＭを各々が有する複数の
ＤＲＡＭバンクをアクセス制御するメモリ制御装置にお
いて、 前記複数のＤＲＡＭバンクの数に対応する複数のレジス
タから構成され、各レジスタには、前記ＤＲＡＭバンク
毎にリフレッシュを行うか否かを指定する複数のリフレ
ッシュ制御情報が設定されているリフレッシュバンク指
定テーブルと、 リフレッシュサイクルの要求に応答して、前記リフレッ
シュバンク指定テーブルの複数段のレジスタを１段ずつ
順番に選択し、その選択したレジスタに設定されている
リフレッシュ制御情報によってリフレッシュの実行が指
定されているＤＲＡＭバンクに対してのみリフレッシュ
を実行させるリフレッシュサイクル制御手段とを具備
し、 同時にリフレッシュが実行されるＤＲＡＭバンクを任意
に組み合わせることにより、前記複数のＤＲＡＭバンク
のリフレッシュを１以上のサイクルに分けて実行できる
ようにしたことを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8045057A JPH09237492A (ja) | 1996-03-01 | 1996-03-01 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8045057A JPH09237492A (ja) | 1996-03-01 | 1996-03-01 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09237492A true JPH09237492A (ja) | 1997-09-09 |
Family
ID=12708735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8045057A Pending JPH09237492A (ja) | 1996-03-01 | 1996-03-01 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09237492A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007188635A (ja) * | 2007-04-16 | 2007-07-26 | Elpida Memory Inc | 半導体記憶装置 |
| JP4700223B2 (ja) * | 2001-05-18 | 2011-06-15 | 株式会社バッファロー | Ｄｒａｍ装置およびｄｒａｍ装置のリフレッシュ方法 |
| US8990489B2 (en) | 2004-01-05 | 2015-03-24 | Smart Modular Technologies, Inc. | Multi-rank memory module that emulates a memory module having a different number of ranks |
| US9037809B1 (en) | 2008-04-14 | 2015-05-19 | Netlist, Inc. | Memory module with circuit providing load isolation and noise reduction |
| US9128632B2 (en) | 2009-07-16 | 2015-09-08 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
| US9318160B2 (en) | 2010-11-03 | 2016-04-19 | Netlist, Inc. | Memory package with optimized driver load and method of operation |
| US9606907B2 (en) | 2009-07-16 | 2017-03-28 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
| US10324841B2 (en) | 2013-07-27 | 2019-06-18 | Netlist, Inc. | Memory module with local synchronization |
-
1996
- 1996-03-01 JP JP8045057A patent/JPH09237492A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4700223B2 (ja) * | 2001-05-18 | 2011-06-15 | 株式会社バッファロー | Ｄｒａｍ装置およびｄｒａｍ装置のリフレッシュ方法 |
| US8990489B2 (en) | 2004-01-05 | 2015-03-24 | Smart Modular Technologies, Inc. | Multi-rank memory module that emulates a memory module having a different number of ranks |
| US10755757B2 (en) | 2004-01-05 | 2020-08-25 | Smart Modular Technologies, Inc. | Multi-rank memory module that emulates a memory module having a different number of ranks |
| JP2007188635A (ja) * | 2007-04-16 | 2007-07-26 | Elpida Memory Inc | 半導体記憶装置 |
| US9037809B1 (en) | 2008-04-14 | 2015-05-19 | Netlist, Inc. | Memory module with circuit providing load isolation and noise reduction |
| US9606907B2 (en) | 2009-07-16 | 2017-03-28 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
| US9128632B2 (en) | 2009-07-16 | 2015-09-08 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
| US10949339B2 (en) | 2009-07-16 | 2021-03-16 | Netlist, Inc. | Memory module with controlled byte-wise buffers |
| US11994982B2 (en) | 2009-07-16 | 2024-05-28 | Netlist, Inc. | Memory module with distributed data buffers |
| US9318160B2 (en) | 2010-11-03 | 2016-04-19 | Netlist, Inc. | Memory package with optimized driver load and method of operation |
| US9659601B2 (en) | 2010-11-03 | 2017-05-23 | Netlist, Inc. | Memory module with packages of stacked memory chips |
| US10290328B2 (en) | 2010-11-03 | 2019-05-14 | Netlist, Inc. | Memory module with packages of stacked memory chips |
| US10902886B2 (en) | 2010-11-03 | 2021-01-26 | Netlist, Inc. | Memory module with buffered memory packages |
| US10268608B2 (en) | 2012-07-27 | 2019-04-23 | Netlist, Inc. | Memory module with timing-controlled data paths in distributed data buffers |
| US10324841B2 (en) | 2013-07-27 | 2019-06-18 | Netlist, Inc. | Memory module with local synchronization |
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